[發明專利]壓縮器電路、華萊士樹電路、乘法器電路、芯片和設備

有效

• 申請號: 201810316616.8
• 申請日: 2018-04-10
• 公開（公告）號: CN110190843B
• 公開（公告）日: 2020-03-10
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 中科寒武紀科技股份有限公司
• 主分類號: H03K19/20
• 分類號: H03K19/20;G06F7/523;G06F7/501
• 代理公司: 北京華進京聯知識產權代理有限公司 11606
• 代理人: 王程

本申請提供一種壓縮器電路、華萊士樹電路、乘法器電路、芯片和設備，該壓縮器電路包括第一全加器、第二全加器和第一選擇電路，所述第一全加器的輸出端與所述第一選擇電路的輸入端連接，所述第一選擇電路的輸出端與所述第二全加器的輸入端連接；所述第一選擇電路用于根據第一選擇信號確定所述第一選擇電路輸出給所述第二全加器的輸入信號；所述第一選擇電路輸出給所述第二全加器的輸入信號和所述壓縮器電路的多位輸入信號的最高位信號用于控制所述第二全加器的開啟或關閉，可以減少電路功耗和時延。

技術領域

本發明涉及電路領域，特別是涉及一種壓縮器電路、華萊士樹電路、乘法器電路、芯片和設備。

背景技術

隨著人工智能(Artificial Intelligence，AI)技術的發展，AI芯片成為了當前科技產業和社會關注的熱點。乘法器(multiplier)電路作為AI芯片的主要電路之一，其性能尤為重要。

通常，壓縮器是乘法器中一種非常重要的單元，壓縮器的性能和功耗直接影響著乘法器的性能和功耗。圖1為現有技術的一種4-2壓縮器的電路結構圖，如圖1所示，該4-2壓縮器包括第一全加器和第二全加器，該4-2壓縮器通過第一全加器和第二全加器進行運算，將I1、I2、I3、I4四位輸入信號變換為進位 (carry)與和(sum)這兩位輸出信號。

然而，在一些小數值運算場景中，現有的壓縮器存在功耗與時延都比較高的問題。

發明內容

基于此，有必要針對現有的壓縮器存在功耗與時延都比較高的問題，提供一種壓縮器電路、華萊士樹電路、乘法器電路、芯片和設備。

本申請實施例第一方面提供一種壓縮器電路，包括：第一全加器、第二全加器和第一選擇電路，所述第一全加器的輸出端與所述第一選擇電路的輸入端連接，所述第一選擇電路的輸出端與所述第二全加器的輸入端連接；

所述第一選擇電路用于根據第一選擇信號確定所述第一選擇電路輸出給所述第二全加器的輸入信號；所述第一選擇電路輸出給所述第二全加器的輸入信號和所述壓縮器電路的多位輸入信號的最高位信號用于控制所述第二全加器的開啟或關閉。

在本實施例中，壓縮器電路包括第一全加器、第二全加器和第一選擇電路，第一全加器的輸出端與第一選擇電路的輸入端連接，第一選擇電路的輸出端與第二全加器的輸入端連接；通過配置第一選擇信號來控制第一選擇電路的輸出信號，使得第一選擇電路的輸出信號在一些場景中為低電平信號，當第一選擇器的輸出信號和壓縮器電路的多位輸入信號的最高位信號均為低電平信號時，第二全加器不會進行邏輯電平信號的翻轉，相當于第二全加被關閉，第二全加器不會產生能耗和時延，因此，有效降低了壓縮器電路的能耗與時延。

在其中一個實施例中，所述壓縮器電路還包括第二選擇電路；

所述第二選擇電路的第一輸入端與所述第一全加器的輸出端連接，所述第二選擇電路的第二輸入端與所述第二全加器的輸出端連接；

其中，所述第二選擇電路根據第二選擇信號的高低電平確定自身輸出的是所述第一全加器的輸出信號或所述第二全加器的輸出信號。

在本實施例中，壓縮器電路還包括第二選擇電路，第二選擇電路的第一輸入端與第一全加器的輸出端連接，第二選擇電路的第二輸入端與第二全加器的輸出端連接，通過配置第二選擇信號來控制第二選擇電路輸出的是第一全加器的輸出信號或第二全加器的輸出信號，當壓縮器電路的多位輸入信號的最高位信號為高 電平信號時，通過第二選擇信號控制第二選擇電路輸出的是第二全加器的輸出信號，尤其的，當壓縮器電路的多位輸入信號的最高位信號為低電平信號時，通過第二選擇信號控制第二選擇電路輸出的是第一全加器的輸出信號，避免了第二全加器的輸出信號為低電平信號時，壓縮器電路輸出的是第二全加器的輸出信號的情況，保證了輸出信號的準確性。

在其中一個實施例中，所述第一選擇電路包括第一選擇器和第二選擇器；