[發明專利]一種半導體器件的制造方法

在審

• 申請號: 201810312387.2
• 申請日: 2018-04-09
• 公開（公告）號: CN110364475A
• 公開（公告）日: 2019-10-22
• 發明（設計）人: 孫曉峰;秦仁剛;盛拓
• 申請（專利權）人: 無錫華潤上華科技有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 汪洋;高偉

本發明提供一種半導體器件的制造方法，所述方法包括：提供半導體襯底；在所述半導體襯底中形成溝槽；使用高密度等離子體化學氣相沉積工藝在所述溝槽中填充隔離材料，以形成淺溝槽隔離結構，其中，所述高密度等離子體化學氣相沉積工藝依次包括加熱階段和沉積階段，所述加熱階段所使用的工藝氣體中不包含氧氣。本發明提供的半導體器件的制造方法，其中高密度等離子體化學氣相沉積工藝加熱階段所使用的工藝氣體中不包含氧氣，避免氧氣與溝槽側壁的半導體襯底發生氧化反應而誘發晶格缺陷，從而避免了器件漏電現象的產生。

技術領域

本發明涉及半導體設計與制造工藝，具體而言涉及一種半導體器件的制造方法。

背景技術

隨著摩爾定律的進一步推進，集成電路的集成度越來越高，元器件的縮小化使得元器件之間的隔離結構也必須等比例縮小，這也就意味著隔離的難度越來越高。由于傳統的場氧化法隔離有鳥嘴效應等原因，在90納米及以下工藝中，淺溝槽隔離(Shallow TrenchIsolation，STI)已經被廣泛應用。

隨著集成電路技術的不斷發展，淺溝槽隔離的深寬比(Aspect Ratio)越來越大，40納米以下淺溝槽隔離的溝槽深度一般在2000埃米左右，但是寬度僅為400到800埃米，深寬比僅為4：1，甚至到達8：1，這樣的高深寬比之下，普通的沉積工藝已經遠遠不能完成無缺陷的填充。目前所使用的填充工藝通常為高密度等離子體(HDP)化學氣相沉積工藝。高密度等離子體化學氣相沉積工藝具有優良的溝槽填充性，并且可在相對較低的溫度下填充深寬比大的間隙，且采用高密度等離子體化學氣相沉積工藝沉積的薄膜質量較好，雜質含量低，有利于保證器件的工作范圍和穩定性。然而，使用高密度等離子體化學氣相沉積工藝所形成的淺溝槽隔離結構的側壁容易出現晶格缺陷，從而導致器件發生漏電。

因此，需要提供一種新的半導體器件的制造方法，以解決上述問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明為了克服目前存在的至少一個問題，提供了一種半導體器件的制造方法，包括：

提供半導體襯底；

在所述半導體襯底中形成溝槽；

使用高密度等離子體化學氣相沉積工藝在所述溝槽中填充隔離材料，以形成淺溝槽隔離結構，其中，所述高密度等離子體化學氣相沉積工藝依次包括加熱階段和沉積階段，所述加熱階段所使用的工藝氣體中不包含氧氣。

示例性地，所述加熱階段所使用的工藝氣體為惰性氣體。

示例性地，所述惰性氣體為氬氣。

示例性地，在使用高密度等離子體化學氣相沉積工藝在所述溝槽中填充隔離材料的步驟之前，還包括：形成覆蓋所述溝槽底部和側壁的襯墊層。

示例性地，所述襯墊層為氧化物層。

示例性地，在使用高密度等離子體化學氣相沉積工藝在所述溝槽中填充隔離材料的步驟之前，還包括：執行退火工藝，以消除所述襯墊層生長過程中所產生的應力。

示例性地，所述半導體襯底上形成有圖案化的硬掩膜層。

示例性地，在所述溝槽中填充隔離材料的步驟包括：

使用高密度等離子體化學氣相沉積工藝，形成覆蓋所述硬掩膜層并填充滿所述溝槽的隔離材料；

執行化學機械研磨工藝，去除所述隔離材料位于所述硬掩膜層上方的部分。

示例性地，在執行所述化學機械研磨工藝的步驟之后，還包括去除所述圖案化的硬掩膜層的步驟。