[發明專利]雙倍速率同步動態隨機存儲器

有效

• 申請號: 201810306235.1
• 申請日: 2018-04-08
• 公開（公告）號: CN108520764B
• 公開（公告）日: 2019-05-31
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G11C11/401
• 分類號: G11C11/401;H03K5/133
• 代理公司: 北京市鑄成律師事務所 11313
• 代理人: 宋珊珊;王珺

本發明實施例提供一種雙倍速率同步動態隨機存儲器，包括第一控制脈沖產生電路，用于根據接收到的列地址選通脈沖產生第一控制脈沖，以使第一控制脈沖與列地址選通脈沖之間符合預設邏輯函數，其中，一個列地址選通脈沖對應一個預設時鐘周期數；以及列地址選通脈沖延遲電路，列地址選通脈沖延遲電路與第一控制脈沖產生電路連接以接收第一控制脈沖；其中，列地址選通脈沖延遲電路用于接收第一命令，并根據第一控制脈沖對第一命令進行延遲得到第二命令，延遲的時鐘周期數和第一控制脈沖對應的十進制數的差值為同一數值，且第二命令相對于第一命令延遲的時鐘周期數等于列地址選通脈沖對應的預設時鐘周期數。本發明的隨機存儲器結構較為簡單。

技術領域

本發明涉及動態隨機存儲器，具體涉及一種雙倍速率同步動態隨機存儲器。

背景技術

列地址選通脈沖(column address strobe，簡稱CAS)控制著從收到命令到執行命令的間隔時間，即延遲時間。列地址選通脈沖延遲時間，是列地址選通脈沖控制著從收到命令到執行命令的延遲時間的長度，也是在一定頻率下衡量支持不同規范的內存的重要標志之一。

雙倍速率同步動態隨機存儲器通常利用寄存器設置的列地址選通脈沖直接控制列地址選通脈沖延遲電路。由于寄存器讀取的二進制的各個列地址選通脈沖所代表的二進制數連續變化的時候，十進制的列地址選通脈沖延遲時間的時鐘周期數是不連續變化的。這樣，列地址選通脈沖延遲電路的設計要考慮不連續控制，因而列地址選通脈沖延遲電路的設計變得復雜，導致列地址選通脈沖延遲電路的結構復雜以及面積較大，進而導致存儲器的結構復雜，面積較大以及功耗較大。

發明內容

本發明提供一種雙倍速率同步動態隨機存儲器存儲器，以至少解決現有技術中的以上技術問題。

為達到上述目的，本發明提供一種雙倍速率同步動態隨機存儲器，包括：

第一控制脈沖產生電路，用于根據接收到的列地址選通脈沖產生第一控制脈沖，以使所述第一控制脈沖與所述列地址選通脈沖之間符合預設邏輯函數，其中，一個所述列地址選通脈沖對應一個預設時鐘周期數；以及

列地址選通脈沖延遲電路，所述列地址選通脈沖延遲電路與所述第一控制脈沖產生電路連接以接收所述第一控制脈沖；其中，所述列地址選通脈沖延遲電路用于接收第一命令，并根據所述第一控制脈沖對所述第一命令進行延遲得到第二命令，所述第二命令相對于所述第一命令延遲的時鐘周期數和所述第一控制脈沖對應的十進制數的差值為同一數值，且所述第二命令相對于所述第一命令延遲的時鐘周期數等于所述列地址選通脈沖對應的所述預設時鐘周期數。

作為一種可選的方式，所述列地址選通脈沖延遲電路包括：

第一延遲電路，用于接收所述第一命令，并將所述第一命令進行延遲且延遲的時鐘周期數為預設固定數量；以及

第二延遲電路，與所述第一延遲電路連接，所述第二延遲電路與所述第一控制脈沖產生電路連接以接收所述第一控制脈沖，以根據所述第一控制脈沖對被所述第一延遲電路延遲后的第一命令進行延遲得到所述第二命令，且所述第二延遲電路延遲的時鐘周期數為所述第一控制脈沖對應的十進制數。

作為一種可選的方式，

所述第一控制脈沖對應的十進制數最小值是2⁰，2¹，……，2^K-1之中小于等于所述預設時鐘周期數最小值的任一個；所述預設固定數量是所述預設時鐘周期數最小值與所述第一控制脈沖對應的十進制數最小值之間的差值；

其中，所述第一控制脈沖對應的十進制數是所述第一控制脈沖所表示的二進制數對應的十進制數，K是所述存儲器的列地址線的條數，且K是大于1的正整數。

作為一種可選的方式，

當所述存儲器的列地址線的條數為5條，且所述預設時鐘周期數最小值為9時，