[發(fā)明專利]雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器

有效

• 申請(qǐng)?zhí)枺?/td>: 201810306235.1
• 申請(qǐng)日: 2018-04-08
• 公開（公告）號(hào): CN108520764B
• 公開（公告）日: 2019-05-31
• 發(fā)明（設(shè)計(jì)）人: 不公告發(fā)明人
• 申請(qǐng)（專利權(quán)）人: 長(zhǎng)鑫存儲(chǔ)技術(shù)有限公司
• 主分類號(hào): G11C11/401
• 分類號(hào): G11C11/401;H03K5/133
• 代理公司: 北京市鑄成律師事務(wù)所 11313
• 代理人: 宋珊珊;王珺

1.一種雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，其特征在于，包括：

第一控制脈沖產(chǎn)生電路，用于根據(jù)接收到的列地址選通脈沖產(chǎn)生第一控制脈沖，以使所述第一控制脈沖與所述列地址選通脈沖之間符合預(yù)設(shè)邏輯函數(shù)，其中，一個(gè)所述列地址選通脈沖對(duì)應(yīng)一個(gè)預(yù)設(shè)時(shí)鐘周期數(shù)；以及

列地址選通脈沖延遲電路，所述列地址選通脈沖延遲電路與所述第一控制脈沖產(chǎn)生電路連接以接收所述第一控制脈沖；其中，所述列地址選通脈沖延遲電路用于接收第一命令，并根據(jù)所述第一控制脈沖對(duì)所述第一命令進(jìn)行延遲得到第二命令，所述第二命令相對(duì)于所述第一命令延遲的時(shí)鐘周期數(shù)和所述第一控制脈沖對(duì)應(yīng)的十進(jìn)制數(shù)的差值不變，且所述第二命令相對(duì)于所述第一命令延遲的時(shí)鐘周期數(shù)等于所述列地址選通脈沖對(duì)應(yīng)的所述預(yù)設(shè)時(shí)鐘周期數(shù)。

2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其特征在于，所述列地址選通脈沖延遲電路包括：

第一延遲電路，用于接收所述第一命令，并將所述第一命令進(jìn)行延遲且延遲的時(shí)鐘周期數(shù)為預(yù)設(shè)固定數(shù)量；以及

第二延遲電路，與所述第一延遲電路連接，所述第二延遲電路與所述第一控制脈沖產(chǎn)生電路連接以接收所述第一控制脈沖，以根據(jù)所述第一控制脈沖對(duì)被所述第一延遲電路延遲后的第一命令進(jìn)行延遲得到所述第二命令，且所述第二延遲電路延遲的時(shí)鐘周期數(shù)為所述第一控制脈沖對(duì)應(yīng)的十進(jìn)制數(shù)。

3.根據(jù)權(quán)利要求2所述的存儲(chǔ)器，其特征在于，所述第一控制脈沖對(duì)應(yīng)的十進(jìn)制數(shù)最小值是2⁰，2¹，……，2^K-1之中小于等于所述預(yù)設(shè)時(shí)鐘周期數(shù)最小值的任一個(gè)；所述預(yù)設(shè)固定數(shù)量是所述預(yù)設(shè)時(shí)鐘周期數(shù)最小值與所述第一控制脈沖對(duì)應(yīng)的十進(jìn)制數(shù)最小值之間的差值；

其中，所述第一控制脈沖對(duì)應(yīng)的十進(jìn)制數(shù)是所述第一控制脈沖所表示的二進(jìn)制數(shù)對(duì)應(yīng)的十進(jìn)制數(shù)，K是所述存儲(chǔ)器的列地址線的條數(shù)，且K是大于1的正整數(shù)。

4.根據(jù)權(quán)利要求3所述的存儲(chǔ)器，其特征在于，當(dāng)所述存儲(chǔ)器的列地址線的條數(shù)為5條，且所述預(yù)設(shè)時(shí)鐘周期數(shù)最小值為9時(shí)，

所述第一控制脈沖對(duì)應(yīng)的十進(jìn)制數(shù)最小值是1，2，4，8中的任一值，所述預(yù)設(shè)固定數(shù)量是9與所述第一控制脈沖對(duì)應(yīng)的十進(jìn)制數(shù)最小值之間的差值。

5.根據(jù)權(quán)利要求2所述的存儲(chǔ)器，其特征在于，還包括：

第二控制脈沖產(chǎn)生電路，所述第二控制脈沖產(chǎn)生電路與所述第一控制脈沖產(chǎn)生電路連接以接收所述第一控制脈沖，其中，所述第二控制脈沖產(chǎn)生電路用于根據(jù)所述第一控制脈沖產(chǎn)生第二控制脈沖，且每個(gè)所述第二控制脈沖所表示的二進(jìn)制數(shù)比與之對(duì)應(yīng)的所述第一控制脈沖所表示的二進(jìn)制數(shù)小1’b1或2’b10，其中，1’b1和2’b10均為二進(jìn)制數(shù)；

附加延遲電路，包括第三延遲電路和與之連接的第四延遲電路，所述第三延遲電路與所述第二延遲電路連接以接收所述第二命令，所述第四延遲電路與所述第二控制脈沖產(chǎn)生電路連接以接收第二控制脈沖；其中，所述第三延遲電路用于對(duì)所述第二命令進(jìn)行延遲，且所述第三延遲電路延遲的時(shí)鐘周期數(shù)為所述預(yù)設(shè)固定數(shù)量，所述第四延遲電路用于根據(jù)所述第二控制脈沖對(duì)被所述第三延遲電路延遲后的第二命令進(jìn)行延遲得到第三命令，且所述第四延遲電路延遲的時(shí)鐘周期數(shù)為所述第二控制脈沖對(duì)應(yīng)的十進(jìn)制數(shù)。

6.根據(jù)權(quán)利要求5所述的存儲(chǔ)器，其特征在于，所述第二控制脈沖產(chǎn)生電路還用于接收第三控制信號(hào)，其中，所述第一控制脈沖用CLr表示，所述第二控制脈沖用AL表示，第三控制信號(hào)用ALm2表示，且符合以下關(guān)系式：

當(dāng)ALm2＝0，則AL＝CLr-1’b1，

當(dāng)ALm2＝1，則AL＝CLr-2’b10，

其中，AL，CLr，ALm2均為二進(jìn)制數(shù)。