[發明專利]高K/ZnO/低In組分InGaAs的MOS電容及制備方法

在審

• 申請號: 201810293522.3
• 申請日: 2018-04-04
• 公開（公告）號: CN108493260A
• 公開（公告）日: 2018-09-04
• 發明（設計）人: 劉琛;呂紅亮;楊彤;張玉明;張義門
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H01L29/94
• 分類號: H01L29/94
• 代理公司: 陜西電子工業專利中心 61205
• 代理人: 王品華;朱紅星

本發明公開了一種高K/ZnO/低In組分InGaAs的MOS電容及制備方法，主要解決現有同類器件界面態密度高的問題，其自下而上包括：歐姆接觸金屬(1)、襯底(2)、GaAs緩沖層(3)、InGaAs溝道層(4)、ZnO鈍化層(5)、高K氧化層(6)和金屬柵電極(7)。其中InGaAs溝道層摻雜濃度為1×10¹⁷/cm³，厚度為15?30nm，ZnO鈍化層厚度為1?5nm，高K氧化層使用Al₂O₃或ZrO₂氧化物，其厚度為5?10nm。本發明降低了器件的界面態密度，改善了高K/InGaAs界面缺陷，提高了擊穿場強，減小了柵極漏電，可用于互補金屬氧化物半導體器件的制作。

技術領域

本發明屬于微電子技術領域，具體的說是一種MOS電容的制作方法，可用于互補金屬氧化物半導體器件的制作。

背景技術

在過去的四十多年中硅基互補金屬氧化物半導體CMOS技術遵循摩爾定律，通過縮小特征尺寸和柵氧化層厚度來提高性能，取得了巨大的成功，但是晶體管的特征尺寸減小到22nm以后,硅基CMOS技術通過進一步縮小尺寸來提高性能面臨著物理和技術的雙重挑戰，隨著尺寸的減小，功耗問題已經成為半導體工業界要面對的主要技術問題。

為了從CMOS器件上解決功耗問題，科研界和工業界采用具有高載流子遷移率以及飽和速度的溝道材料取代Si，例如Ⅲ-Ⅴ族化合物半導體，這類材料具有較大較快的溝道驅動電流，從而可以降低器件的動態功耗。在眾多高場遷移率MOSFET中，InGaAs成為半導體器件研究領域熱點的原因是:其電子遷移率是Si的6–18倍，并且同時兼備GaAs低漏電特性和InAs出色的載流子傳輸特性，合適的In組分和Ga組分可以讓InGaAs材料擁有低的漏電特性和高的載流子傳輸特性，因此將其作為場效應管的導電溝道層具有非常大的潛力。

而現在高K/InGaAs間較高的界面缺陷密度，成為影響其電學性能的重要因素，其缺陷態密度造成費米能級釘扎，回滯電壓增大，積累區電容頻散，阻礙著InGaAs器件的發展，所以尋找改善高K/InGaAs界面態的方法成為重要課題。

發明內容：

本發明的目的在于針對低In組分的InGaAs溝道MOS器件，提供一種高K/ZnO/低In組分InGaAs MOS電容及制備方法，通過插入ZnO鈍化層，有效減小界面態密度，

提高器件電學特性。

為實現上述目的，本發明的高K/ZnO/低In組分InGaAs的MOS電容，自下而上包括歐姆接觸金屬、P型襯底、P型GaAs緩沖層、P型InGaAs溝道層、高K氧化層和金屬柵電極，其特征在于：

在P型InGaAs溝道層與高K氧化層之間，增設有ZnO鈍化層，用于減小界面缺陷態密度，改善器件電學特性。

所述高K氧化層，使用Al₂O₃或ZrO₂氧化物，其厚度為5-10nm，用于提高擊穿場強，減小柵極漏電。

進一步，所述P型襯底材料采用GaAs或InP或GaSb。

進一步，所述ZnO鈍化層厚度為1-5nm。

為實現上述目的，本發明制作高K/ZnO/低In組分InGaAs的MOS電容的方法，包括：

1)對包含P型襯底(2)、P型GaAs緩沖層(3)和P型InGaAs溝道層(4)的外延材料依次進行清洗和在干燥N₂氣氛中烘干的預處理；

2)將預處理后的材料樣品放入原子層淀積ALD室中，采用原子層淀積ALD工藝在其上表面淀積厚度為1-5nm的ZnO；

3)在淀積ZnO后的樣品上表面采用原子層淀積ALD工藝淀積5-10nm的高K氧化層介質；