[發明專利]高K/ZnO/低In組分InGaAs的MOS電容及制備方法

在審

• 申請號: 201810293522.3
• 申請日: 2018-04-04
• 公開（公告）號: CN108493260A
• 公開（公告）日: 2018-09-04
• 發明（設計）人: 劉琛;呂紅亮;楊彤;張玉明;張義門
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H01L29/94
• 分類號: H01L29/94
• 代理公司: 陜西電子工業專利中心 61205
• 代理人: 王品華;朱紅星

1.一種高K/ZnO/低In組分InGaAs的MOS電容，自下而上包括歐姆接觸金屬(1)、P型襯底(2)、P型GaAs緩沖層(3)、P型InGaAs溝道層(4)、高K氧化層(6)和金屬柵電極(7)，其特征在于：

在P型InGaAs溝道層(4)與高K氧化層(6)之間，增設有ZnO鈍化層(5)，用于減小界面缺陷態密度，改善器件電學特性；

所述高K氧化層(6)，使用Al₂O₃或ZrO₂氧化物，其厚度為5-10nm，用于提高擊穿場強，減小柵極漏電。

2.根據權利要求1所述的電容，其特征在于：P型InGaAs溝道層(4)，其摻雜濃度為1×10¹⁷/cm³，厚度為15-30nm，用于提供有效載流子。

3.根據權利要求1所述的電容，其特征在于：P型襯底材料(2)采用GaAs或InP或GaSb。

4.根據權利要求1所述的電容，其特征在于：ZnO鈍化層(5)厚度為1-5nm。

5.一種高K/ZnO/低In組分InGaAs的MOS電容制備方法，包括：

1)對包含P型襯底(2)、P型GaAs緩沖層(3)和P型InGaAs溝道層(4)的外延材料依次進行清洗和在干燥N₂氣氛中烘干的預處理；

2)將預處理后的材料樣品放入原子層淀積ALD室中，采用原子層淀積ALD工藝在其上表面淀積厚度為1-5nm的ZnO；

3)在淀積ZnO后的樣品上表面采用原子層淀積ALD工藝淀積5-10nm的高K氧化層介質；

4)將淀積完高K氧化層介質的樣品放入溫度為400-500℃的退火爐中，在N₂氣氛中進行后淀積退火1-2分鐘；

5)在退火后的樣品上表面采用物理氣相淀積PVD工藝淀積厚度為50-150nm的柵電極TiN；

6)將淀積完柵電極TiN的樣品放入電子束蒸發爐中，在其下表面采用電子束蒸發工藝淀積Ti/Pt/Au金屬做歐姆接觸；

7)將制作完歐姆接觸的樣品放入溫度為300-500℃快速退火爐中，在5％的H₂和95％N₂的氣氛中退火20-50min，完成MOS電容的制作。

6.根據權利要求5所述的方法，其中步驟1)中的P型InGaAs溝道層(4)使用

In_0.2Ga_0.8As或In_0.3Ga_0.7As外延材料。

7.根據權利要求5所述的制作MOS電容的方法，其中步驟2)中采用原子層淀積ALD工藝淀積ZnO，其工藝參數為：

前驅體為DEZn和H₂O；

溫度為100-250℃。

8.根據權利要求5所述的方法，其中步驟3)中采用原子層淀積ALD工藝淀積的高K氧化層介質為Al₂O₃，其工藝參數為：

前驅體為TMA和H₂O；

Al₂O₃厚度為5-10nm；

溫度為100-250℃。

9.根據權利要求5所述的方法，其中步驟3)中采用原子層淀積ALD工藝淀積的高K氧化層介質為ZrO₂，其工藝參數為：

前驅體為四二甲胺基鈦和H₂O；

ZrO₂厚度為5-10nm；

溫度為100-250℃。

10.根據權利要求5所述的方法，其中步驟6)中金屬電極Ti/Pt/Au的厚度如下：

Ti的厚度為20-50nm；

Pt的厚度為20-50nm；

Au的厚度為150-300nm。