[發明專利]陣列基板及其制造方法

在審

• 申請號: 201810287243.6
• 申請日: 2018-03-30
• 公開（公告）號: CN108511463A
• 公開（公告）日: 2018-09-07
• 發明（設計）人: 謝銳
• 申請（專利權）人: 武漢華星光電半導體顯示技術有限公司
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L27/32
• 代理公司: 深圳市銘粵知識產權代理有限公司 44304
• 代理人: 孫偉峰;陽志全

本發明公開了一種陣列基板，包括襯底、依次設于所述襯底上方的緩沖層、半導體層、覆蓋在所述半導體層上表面的柵極絕緣層以及設于所述柵極絕緣層上方的柵電極層，位于所述半導體層的兩相對側的斜面與所述緩沖層的所成角度均為銳角，且所述斜面的粗糙度大于所述半導體層的頂面。本發明還公開了一種陣列基板的制造方法。本發明的半導體層的兩相對側的斜面的粗糙度大于頂面，使得斜面上方的柵極絕緣層的膜厚增加，確保柵極絕緣層在半導體層的平坦處與斜坡處的膜厚均一性，因此增強了斜坡處的抗電壓擊穿能力，避免了陣列基板邊緣漏電流的產生。

技術領域

本發明涉及顯示技術領域，尤其涉及一種陣列基板及其制造方法。

背景技術

在目前像素高精度要求下，在LTPS(Low Temperature Poly-silicon，低溫多晶硅)或者OLED(Organic Light-Emitting Diode，有機發光二極管)顯示面板的制程中，TFT(Thin Film Transistor，薄膜晶體管)電路線寬需要做得更窄，且半導體層側邊的taper角(刻蝕后側壁的角度)偏大，導致半導體層上層的GI(Gate Insulator，柵極絕緣層)膜在斜坡處成膜厚度變窄，GI層的覆蓋效果不佳。當Gate(柵極)施加電壓時很容易擊穿半導體層斜坡處的GI，導致在TFT驅動層產生邊緣漏電流，影響產品良率。

發明內容

鑒于現有技術存在的不足，本發明提供了一種陣列基板及其制造方法，可以有效抑制TFT邊緣漏電流的產生，提高產品良率。

為了實現上述的目的，本發明采用了如下的技術方案：

一種陣列基板，包括襯底、依次設于所述襯底上方的緩沖層、半導體層、覆蓋在所述半導體層上表面的柵極絕緣層以及設于所述柵極絕緣層上方的柵電極層，位于所述半導體層的兩相對側的斜面與所述緩沖層的所成角度均為銳角，且所述斜面的粗糙度大于所述半導體層的頂面。

作為其中一種實施方式，所述半導體層包括第一部分和分別位于所述第一部分兩側的第二部分、第三部分，所述第二部分、所述第三部分的外表面為所述斜面，所述第二部分、所述第三部分的表面粗糙度大于所述第一部分。

作為其中一種實施方式，所述緩沖層為氮化硅層、氧化硅層或二者的組合。

作為其中一種實施方式，所述的陣列基板還包括遮光層，所述遮光層設置在所述襯底與所述半導體層之間且遮擋所述半導體層。

作為其中一種實施方式，所述遮光層形成于所述襯底表面，所述緩沖層完全覆蓋所述遮光層。

作為其中一種實施方式，所述斜面為經F離子轟擊處理后形成凹凸不平的表面。

本發明的另一目的在于提供一種陣列基板的制造方法，包括：

提供一襯底；

在所述襯底上依次制作緩沖層、半導體層；

對所述半導體層的兩相對側的斜面處理，提高其粗糙度；

在所述半導體層表面制作柵極絕緣層，使柵極絕緣層同時覆蓋所述半導體層的頂面和側面；

在所述柵極絕緣層表面制作柵電極層。

作為其中一種實施方式，所述緩沖層為氮化硅層、氧化硅層或二者的組合。

作為其中一種實施方式，所述對所述半導體層的兩相對側的斜面處理的方法為：利用F離子轟擊所述斜面，使F離子與所述半導體層中的SiO₂反應產生SiF₄。

作為其中一種實施方式，所述的陣列基板的制造方法還包括：在利用F離子轟擊所述斜面前，在所述半導體層上表面除所述斜面外的區域涂布一層光阻層，并在利用F離子轟擊所述斜面后，去除所述光阻層。