[發(fā)明專利]偽靜態(tài)隨機存取存儲器及其控制方法

有效

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• 申請日: 2018-04-02
• 公開（公告）號: CN110111825B
• 公開（公告）日: 2021-05-04
• 發(fā)明（設計）人: 森郁;池田仁史
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 北京同立鈞成知識產(chǎn)權代理有限公司 11205
• 代理人: 羅英;臧建明

一種偽靜態(tài)隨機存取存儲器及其控制方法。控制方法包括在寫入操作中，對由外部以基準時脈信號輸入至偽靜態(tài)隨機存取存儲器的數(shù)據(jù)進行計數(shù)，以產(chǎn)生第一計數(shù)值；在寫入操作中，對以內(nèi)置時脈信號而寫入至偽靜態(tài)隨機存取存儲器的動態(tài)存儲器陣列的數(shù)據(jù)進行計數(shù)，以產(chǎn)生第二計數(shù)值，內(nèi)置時脈信號的初始周期小于基準時脈信號的周期。比較第一計數(shù)值及第二計數(shù)值，當?shù)谝挥嫈?shù)值等于第二計數(shù)值時致能寫入匹配信號；當接收到被致能的寫入匹配信號時，將寫入操作由非同步模式轉(zhuǎn)換成同步模式，以將內(nèi)置時脈信號的周期調(diào)整為與基準時脈信號的周期相同。

技術領域

本發(fā)明涉及一種存儲器的控制方法，尤其涉及一種偽靜態(tài)隨機存取存儲器及其控制方法。

背景技術

近年來，隨著半導體存儲器元件的整合水準變得愈來愈高且存在對更高速度的需求，對于同時具有靜態(tài)隨機存取存儲器(Static Random Access Memory)及動態(tài)隨機存取存儲器(Dynamic Random Access Memory)的優(yōu)點的偽靜態(tài)隨機存取存儲器(PseudoStatic Random Access Memory)的需求持續(xù)增加，特別是運用在移動裝置中。

偽靜態(tài)隨機存取存儲器為具有動態(tài)隨機存取存儲器的單元結構及靜態(tài)隨機存取存儲器的周邊電路的存儲器元件。雖然偽靜態(tài)隨機存取存儲器具有大容量及低成本的優(yōu)點，但需要考慮定期執(zhí)行刷新動作的需求。現(xiàn)有的偽靜態(tài)隨機存取存儲器存在寫入操作之間刷新動作的時間受限制為較短的問題，導致數(shù)據(jù)保持時間的降低。為了避免錯誤發(fā)生，可將刷新周期相應地縮短，但會導致待機時電流增加，從而增加功耗。若為了防止待機電流的增加而要對刷新動作和刷新周期的進行較復雜的控制，則又會使控制邏輯電路變得復雜，從而存在芯片尺寸與成本增加的缺點。

發(fā)明內(nèi)容

本發(fā)明提供一種偽靜態(tài)隨機存取存儲器及其控制方法，可通過縮短寫入操作所需的時間，來提供較長的時間執(zhí)行刷新動作。

本發(fā)明的控制方法，適用于偽靜態(tài)隨機存取存儲器。控制方法包括在寫入操作中，對由外部以基準時脈信號輸入至偽靜態(tài)隨機存取存儲器的數(shù)據(jù)進行計數(shù)，以產(chǎn)生第一計數(shù)值；在寫入操作中，對以內(nèi)置時脈信號而寫入至偽靜態(tài)隨機存取存儲器的動態(tài)存儲器陣列的數(shù)據(jù)進行計數(shù)，以產(chǎn)生第二計數(shù)值，內(nèi)置時脈信號的初始周期小于基準時脈信號的周期。比較第一計數(shù)值及第二計數(shù)值，當?shù)谝挥嫈?shù)值等于第二計數(shù)值時致能寫入匹配信號；以及，當接收到被致能的寫入匹配信號時，將寫入操作由非同步模式轉(zhuǎn)換成同步模式，以將內(nèi)置時脈信號的周期調(diào)整為與基準時脈信號的周期相同。

本發(fā)明的偽靜態(tài)隨機存取存儲器包括動態(tài)存儲器陣列、控制器及輸入輸出電路。控制器耦接動態(tài)存儲器陣列。輸入輸出電路耦接動態(tài)存儲器陣列以及控制器。控制器包括第一計數(shù)器、第二計數(shù)器、比較器及地址選通時脈產(chǎn)生器。在寫入操作中，第一計數(shù)器對由外部以基準時脈信號輸入至偽靜態(tài)隨機存取存儲器的數(shù)據(jù)進行計數(shù)，以產(chǎn)生第一計數(shù)值。在寫入操作中，第二計數(shù)器對以內(nèi)置時脈信號而寫入至動態(tài)存儲器陣列的數(shù)據(jù)進行計數(shù)，以產(chǎn)生第二計數(shù)值，內(nèi)置時脈信號的初始周期小于基準時脈信號的周期。比較器耦接第一計數(shù)器與第二計數(shù)器，比較第一計數(shù)值及第二計數(shù)值，并當?shù)谝挥嫈?shù)值等于第二計數(shù)值時致能寫入匹配信號。地址選通時脈產(chǎn)生器耦接比較器。當接收到被致能的寫入匹配信號時，地址選通時脈產(chǎn)生器將寫入操作由非同步模式轉(zhuǎn)換成同步模式，以將內(nèi)置時脈信號的周期調(diào)整為與基準時脈信號的周期相同。

基于上述，本發(fā)明分別以非同步模式與同步模式來執(zhí)行同一個寫入操作。當一開始提供到偽靜態(tài)隨機存取存儲器的輸入端緩沖器的數(shù)據(jù)個數(shù)還多于已寫入至動態(tài)存儲器陣列中存儲器單元的數(shù)據(jù)個數(shù)時，以較基準時脈信號周期短的內(nèi)置時脈信號將數(shù)據(jù)寫入至動態(tài)存儲器陣列，并逐漸使兩者數(shù)據(jù)個數(shù)達到相等。當達到相等時，則將內(nèi)置時脈信號的周期調(diào)整為與基準時脈信號的周期相同。如此一來，可在無需復雜控制的情況下有效縮短寫入操作所需的時間，以提供較長的時間執(zhí)行刷新動作，從而減少錯誤與功耗。

為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。

附圖說明