[發(fā)明專利]偽靜態(tài)隨機(jī)存取存儲(chǔ)器及其控制方法

有效

• 申請?zhí)枺?/td>: 201810282429.2
• 申請日: 2018-04-02
• 公開（公告）號: CN110111825B
• 公開（公告）日: 2021-05-04
• 發(fā)明（設(shè)計(jì)）人: 森郁;池田仁史
• 申請（專利權(quán)）人: 華邦電子股份有限公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 北京同立鈞成知識(shí)產(chǎn)權(quán)代理有限公司 11205
• 代理人: 羅英;臧建明

1.一種控制方法，適用于偽靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，包括：

在寫入操作中，對由外部以基準(zhǔn)時(shí)脈信號輸入至所述偽靜態(tài)隨機(jī)存取存儲(chǔ)器的數(shù)據(jù)進(jìn)行計(jì)數(shù)，以產(chǎn)生第一計(jì)數(shù)值；

在所述寫入操作中，對以內(nèi)置時(shí)脈信號而寫入至所述偽靜態(tài)隨機(jī)存取存儲(chǔ)器的動(dòng)態(tài)存儲(chǔ)器陣列的數(shù)據(jù)進(jìn)行計(jì)數(shù)，以產(chǎn)生第二計(jì)數(shù)值，所述內(nèi)置時(shí)脈信號的初始周期小于所述基準(zhǔn)時(shí)脈信號的周期；

比較所述第一計(jì)數(shù)值及所述第二計(jì)數(shù)值，當(dāng)所述第一計(jì)數(shù)值等于所述第二計(jì)數(shù)值時(shí)致能寫入匹配信號；以及

當(dāng)接收到被致能的所述寫入匹配信號時(shí)，將所述寫入操作由非同步模式轉(zhuǎn)換成同步模式，以將所述內(nèi)置時(shí)脈信號的周期調(diào)整為與所述基準(zhǔn)時(shí)脈信號的周期相同。

2.根據(jù)權(quán)利要求1所述的控制方法，還包括：

由外部接收芯片致能信號；以及

當(dāng)所述芯片致能信號被致能時(shí)，依據(jù)所接受到的命令決定執(zhí)行所述寫入操作或讀取操作，

所述決定執(zhí)行所述寫入操作或所述讀取操作的步驟包括：

在執(zhí)行所述寫入操作或所述讀取操作之前，判斷是否接收到刷新請求；以及

當(dāng)收到所述刷新請求時(shí)，執(zhí)行刷新動(dòng)作。

3.根據(jù)權(quán)利要求2所述的控制方法，其中在致能所述寫入匹配信號的步驟之后，還包括：

檢測所述芯片致能信號是否被禁能；以及

當(dāng)所述芯片致能信號被禁能時(shí)，執(zhí)行預(yù)充電動(dòng)作。

4.根據(jù)權(quán)利要求1所述的控制方法，其中將所述寫入操作由所述非同步模式轉(zhuǎn)換成所述同步模式，以將所述內(nèi)置時(shí)脈信號的周期調(diào)整為與所述基準(zhǔn)時(shí)脈信號的周期相同的步驟包括：

提供延遲就緒信號；

在所述寫入操作中當(dāng)所述寫入匹配信號被致能時(shí)，致能同步?jīng)Q定信號；

當(dāng)所述延遲就緒信號被致能時(shí)且所述同步?jīng)Q定信號未被致能時(shí)，產(chǎn)生非同步基礎(chǔ)信號；

當(dāng)所述同步?jīng)Q定信號被致能時(shí)，反應(yīng)于所述基準(zhǔn)時(shí)脈信號而產(chǎn)生對應(yīng)的同步基礎(chǔ)信號；

在所述非同步模式時(shí)反應(yīng)于所述非同步基礎(chǔ)信號而產(chǎn)生對應(yīng)的所述內(nèi)置時(shí)脈信號，在所述同步模式時(shí)反應(yīng)于同步基礎(chǔ)信號而產(chǎn)生對應(yīng)的所述內(nèi)置時(shí)脈信號；以及

接收所述內(nèi)置時(shí)脈信號，并經(jīng)預(yù)定延遲時(shí)間反應(yīng)于所述內(nèi)置時(shí)脈信號產(chǎn)生控制信號。

5.根據(jù)權(quán)利要求2所述的控制方法，還包括：

在所述讀取操作中，以所述內(nèi)置時(shí)脈信號讀取所述動(dòng)態(tài)存儲(chǔ)器陣列的數(shù)據(jù)，其中所述內(nèi)置時(shí)脈信號的周期與所述基準(zhǔn)時(shí)脈信號的周期相同。

6.一種偽靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，包括：

動(dòng)態(tài)存儲(chǔ)器陣列；

控制器，耦接所述動(dòng)態(tài)存儲(chǔ)器陣列；以及

輸入輸出電路，耦接所述動(dòng)態(tài)存儲(chǔ)器陣列以及所述控制器，

其中所述控制器包括：

第一計(jì)數(shù)器，在寫入操作中，對由外部以基準(zhǔn)時(shí)脈信號輸入至所述偽靜態(tài)隨機(jī)存取存儲(chǔ)器的數(shù)據(jù)進(jìn)行計(jì)數(shù)，以產(chǎn)生第一計(jì)數(shù)值；

第二計(jì)數(shù)器，在所述寫入操作中，對以內(nèi)置時(shí)脈信號而寫入至所述動(dòng)態(tài)存儲(chǔ)器陣列的數(shù)據(jù)進(jìn)行計(jì)數(shù)，以產(chǎn)生第二計(jì)數(shù)值，所述內(nèi)置時(shí)脈信號的初始周期小于所述基準(zhǔn)時(shí)脈信號的周期；

比較器，耦接所述第一計(jì)數(shù)器與所述第二計(jì)數(shù)器，比較所述第一計(jì)數(shù)值及所述第二計(jì)數(shù)值，并當(dāng)所述第一計(jì)數(shù)值等于所述第二計(jì)數(shù)值時(shí)致能寫入匹配信號；以及

地址選通時(shí)脈產(chǎn)生器，耦接所述比較器，當(dāng)接收到被致能的所述寫入匹配信號時(shí)，將所述寫入操作由非同步模式轉(zhuǎn)換成同步模式，以將所述內(nèi)置時(shí)脈信號的周期調(diào)整為與所述基準(zhǔn)時(shí)脈信號的周期相同。

7.根據(jù)權(quán)利要求6所述的偽靜態(tài)隨機(jī)存取存儲(chǔ)器，其中所述控制器還包括：

輸入命令解碼器，耦接所述動(dòng)態(tài)存儲(chǔ)器陣列、所述輸入輸出電路及所述地址選通時(shí)脈產(chǎn)生器，由外部接收芯片致能信號，并且當(dāng)所述芯片致能信號被致能時(shí)，依據(jù)所接受到的命令決定執(zhí)行所述寫入操作或讀取操作，

其中在執(zhí)行所述寫入操作或所述讀取操作之前，所述輸入命令解碼器判斷是否接收到刷新請求，并且當(dāng)收到所述刷新請求時(shí)，執(zhí)行刷新動(dòng)作。