[發明專利]一種測試控制方法、電路及系統

在審

• 申請號: 201810276467.7
• 申請日: 2018-03-30
• 公開（公告）號: CN108693465A
• 公開（公告）日: 2018-10-23
• 發明（設計）人: 王宏偉
• 申請（專利權）人: 北京聯想核芯科技有限公司
• 主分類號: G01R31/3167
• 分類號: G01R31/3167
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明公開了一種測試控制方法、電路及系統，所述測試控制方法包括：監測被測電路的鎖定信號；當監測到被測電路的鎖定信號進入鎖定狀態時，觸發執行針對所述被測電路的測試流程。

技術領域

本發明涉及電子電路測試技術，尤其涉及一種測試控制方法、電路及系統。

背景技術

隨著芯片復雜度的不斷增加，在系統級芯片(SoC，System on Chip)上同時集成數字電路和模擬電路已成為當前業界的普遍做法。其中，模擬電路可以提供高質量的時鐘和高質量的模擬信號處理；數字電路則能夠進行大量數字信號的計算及處理。如果要保證各廠商所生產的系統級芯片質量完好，上述所提及的包括數字電路和模擬電路的這一電路結構給可測試性設計(DFT，Design-For-Test)帶來了具有挑戰性的測試問題，即必須設計出相應的測試控制電路，要同時保證模擬電路的測試和數字電路的測試能夠順利完成，缺一不可。

然而，當前在SOC芯片的指標測試中所遇到的測試問題如下：模擬電路在通過自動化測試設備(ATE，Automatic Test Equipment)進行測試的過程中必須等待鎖定信號(LOCK)方可進入鎖定狀態，進而開始常規測試。而目前模擬電路測試不加區分地按照設計規范上要求的最不樂觀的鎖定時間作為等待時間數值。從統計結果來看，該等待時間數值遠大于芯片的實際鎖定時間，在測試效率和成本控制上造成了無謂的浪費。

發明內容

本發明實施例為了克服現有技術在ATE測試中等待時間數值過長，在測試效率和成本控制上造成了無謂浪費的問題，創造性地提供一種測試控制方法、電路及系統。

根據本發明的第一方面，提供一種測試控制方法，所述方法包括：監測被測電路的鎖定信號；當監測到被測電路的鎖定信號進入鎖定狀態時，觸發執行針對所述被測電路的測試流程。

根據本發明一個實施方式，其中，所述被測電路包括模擬電路，且所述模擬電路具有所述鎖定信號；所述監測被測電路的鎖定信號為監測被測電路中模擬電路的鎖定信號；所述當監測到被測電路的鎖定信號進入鎖定狀態時，觸發執行針對所述被測電路的測試流程，包括：當監測到被測電路中模擬電路的鎖定信號進入鎖定狀態時，觸發執行針對所述模擬電路的指標測試。

根據本發明一個實施方式，其中，所述被測電路還包括數字電路；所述方法進一步包括：在執行針對所述模擬電路的指標測試成功之后，繼續執行針對所述數字電路的指標測試。

根據本發明一個實施方式，其中，所述被測電路還包括數字電路；所述方法進一步包括：在執行針對所述模擬電路的指標測試失敗之后，不再繼續執行針對所述數字電路的指標測試。

根據本發明的第二方面，提供一種測試控制電路，所述設備包括：監測模塊，用于監測被測電路的鎖定信號；控制模塊，用于當監測到被測電路的鎖定信號進入鎖定狀態時，觸發執行針對所述被測電路的測試流程。

根據本發明一個實施方式，其中，所述被測電路包括模擬電路，且所述模擬電路具有所述鎖定信號；所述監測模塊還用于，監測被測電路中模擬電路的鎖定信號；所述控制模塊還用于，當監測到被測電路中模擬電路的鎖定信號進入鎖定狀態時，觸發執行針對所述模擬電路的指標測試。

根據本發明一個實施方式，其中，所述被測電路還包括數字電路；所述控制模塊還用于，在執行針對所述模擬電路的指標測試成功之后，繼續執行針對所述數字電路的指標測試。

根據本發明一個實施方式，其中，所述被測電路還包括數字電路；所述控制模塊還用于，在執行針對所述模擬電路的指標測試失敗之后，不再繼續執行針對所述數字電路的指標測試。

根據本發明的第三方面，提供一種測試控制系統，所述系統包括被測電路、測試控制電路及測試設備；所述測試控制電路，用于監測所述被測電路的鎖定信號；還用于當監測到所述被測電路的鎖定信號進入鎖定狀態時，觸發所述測試設備執行針對所述被測電路的測試流程。