[發明專利]一種FPGA芯片的喚醒方法及裝置

有效

• 申請號: 201810252933.8
• 申請日: 2018-03-26
• 公開（公告）號: CN108446139B
• 公開（公告）日: 2021-11-16
• 發明（設計）人: 王紅;王永波
• 申請（專利權）人: 京東方科技集團股份有限公司
• 主分類號: G06F9/4401
• 分類號: G06F9/4401
• 代理公司: 北京鼎佳達知識產權代理事務所(普通合伙) 11348
• 代理人: 王偉鋒;劉鐵生

本發明提供一種FPGA芯片的喚醒電路及方法，以實現FPGA芯片在待機時能夠被外部輸入信號喚醒。該方法包括：微處理器、外部接口、系統供電電源以及FPGA芯片；其中，所述外部接口，被配置為將來自外部信號源的外部接入信號輸出給所述微處理器；所述微處理器，被配置為檢測所述外部輸入信號是否符合所述喚醒條件；當檢測到符合喚醒條件的外部輸入信號時，向所述系統供電電源輸出供電信號；所述系統供電電源，被配置為接收并響應來自所述微處理器的所述供電信號，為所述FPGA芯片供電，以喚醒所述FPGA芯片。

技術領域

本發明涉及現場可編程門陣列(FPGA，Field Programmable Gate Array)設計領域，尤其涉及一種FPGA芯片的喚醒方法及裝置。

背景技術

FPGA芯片，即現場可編程門陣列芯片，它是在可編程陣列邏輯(PAL，ProgrammableArray Logic)、通用陣列邏輯(GAL，Generic Array Logic)、復雜可編程邏輯器件(CPLD，Complex Programmable Logic Device)等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路(ASIC，Application Specific Integrated Circuit)領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。

目前，在FPGA芯片在使用過程中，由于應用于大規模集成電路，并且為其供電的均為全系統供電，所以，在需要待機的場合時，通常是整個系統掉電，而在這種情況下，當需要解除待機狀態，或與FPGA有接口的外部信號進行熱插拔操作時，FPGA芯片是不能進行處理的。

所以，現有技術中存在FPGA芯片無法待機喚醒的技術問題。

發明內容

鑒于上述問題，本發明實施例的目的是提供一種FPGA芯片的喚醒方法及裝置，以實現FPGA芯片在待機時能夠被外部輸入信號喚醒。

為達到上述目的，本發明的技術方案是這樣實現的：

第一方面，本發明實施例提供一種FPGA芯片的喚醒電路，包括：微處理器、外部接口、系統供電電源以及FPGA芯片；其中，所述外部接口，被配置為將來自外部信號源的外部接入信號輸出給所述微處理器；所述微處理器，被配置為檢測所述外部輸入信號是否符合所述喚醒條件；當檢測到符合喚醒條件的外部輸入信號時，向所述系統供電電源輸出供電信號；所述系統供電電源，被配置為接收并響應來自所述微處理器的所述供電信號，為所述FPGA芯片供電，以喚醒所述FPGA芯片。

在本發明實施例中，所述喚醒電路還包括：第一待機供電電源，被配置為在所述系統供電電源停止為所述FPGA芯片供電后，為所述微處理器供電。

在本發明實施例中，所述喚醒電路還包括：分壓電路，所述分壓電路的輸入端與所述外部接口連接，所述分壓電路的輸出端與所述微處理器連接；所述分壓電路的輸入電壓為所述外部接口的接口電壓；所述微處理器，被配置為檢測所述分壓電路的輸出端輸出的分壓電壓信號是否為第一預設電平；其中，當所述分壓電壓信號為第一預設電平時，則表明所述外部接入信號符合所述喚醒條件；反之，則表明所述外部接入信號不符合所述喚醒條件。

在本發明實施例中，所述分壓電路的輸出端與所述微處理器的中斷接口連接。

在本發明實施例中，所述喚醒電路還包括：配置芯片，被配置為接收來自所述外部接口的所述外部接入信號；對所述外部接入信號進行解碼，獲得外部時鐘信號；根據所述外部時鐘信號，輸出對應的狀態信號給所述微處理器；所述微處理器，還被配置為檢測到所述狀態信號是否為第二預設電平；其中，當所述狀態信號為第二預設電平時，則表明所述外部接入信號符合所述喚醒條件；反之，則表明所述外部接入信號不符合所述喚醒條件。