[發明專利]一種FPGA芯片的喚醒方法及裝置

有效

• 申請號: 201810252933.8
• 申請日: 2018-03-26
• 公開（公告）號: CN108446139B
• 公開（公告）日: 2021-11-16
• 發明（設計）人: 王紅;王永波
• 申請（專利權）人: 京東方科技集團股份有限公司
• 主分類號: G06F9/4401
• 分類號: G06F9/4401
• 代理公司: 北京鼎佳達知識產權代理事務所(普通合伙) 11348
• 代理人: 王偉鋒;劉鐵生

1.一種現場可編程門陣列FPGA芯片的喚醒電路，其特征在于，包括：微處理器、外部接口、系統供電電源以及FPGA芯片；其中，

所述外部接口，被配置為將來自外部信號源的外部接入信號輸出給所述微處理器；

所述微處理器，被配置為檢測所述外部輸入信號是否符合所述喚醒條件；當檢測到符合喚醒條件的外部輸入信號時，向所述系統供電電源輸出供電信號；

所述系統供電電源，被配置為接收并響應來自所述微處理器的所述供電信號，為所述FPGA芯片供電，以喚醒所述FPGA芯片。

2.根據權利要求1所述的喚醒電路，其特征在于，所述喚醒電路還包括：第一待機供電電源，被配置為在所述系統供電電源停止為所述FPGA芯片供電后，為所述微處理器供電。

3.根據權利要求1或2所述的喚醒電路，其特征在于，所述喚醒電路還包括：分壓電路，所述分壓電路的輸入端與所述外部接口連接，所述分壓電路的輸出端與所述微處理器連接；所述分壓電路的輸入電壓為所述外部接口的接口電壓；

所述微處理器，被配置為檢測所述分壓電路的輸出端輸出的分壓電壓信號是否為第一預設電平；其中，當所述分壓電壓信號為第一預設電平時，則表明所述外部接入信號符合所述喚醒條件；反之，則表明所述外部接入信號不符合所述喚醒條件。

4.根據權利要求3所述的喚醒電路，其特征在于，所述分壓電路的輸出端與所述微處理器的中斷接口連接。

5.根據權利要求1所述的喚醒電路，其特征在于，所述喚醒電路還包括：配置芯片，被配置為接收來自所述外部接口的所述外部接入信號；對所述外部接入信號進行解碼，獲得外部時鐘信號；根據所述外部時鐘信號，輸出對應的狀態信號給所述微處理器；

所述微處理器，還被配置為檢測到所述狀態信號是否為第二預設電平；其中，當所述狀態信號為第二預設電平時，則表明所述外部接入信號符合所述喚醒條件；反之，則表明所述外部接入信號不符合所述喚醒條件。

6.根據權利要求5所述的喚醒電路，其特征在于，所述配置芯片，被配置為將所述外部時鐘信號與內部時鐘信號進行比對；如果一致，則向所述微處理器輸出具有第二預設電平的狀態信號；反之，則向所述微處理器輸出具有第三預設電平的狀態信號。

7.根據權利要求6所述的喚醒電路，其特征在于，所述配置芯片包括信號輸入管腳和狀態信號管腳；其中，所述信號輸入管腳與所述外部接口連接，所述狀態信號管腳與所述微處理器的中斷接口連接。

8.根據權利要求5所述的喚醒電路，其特征在于，所述微處理器，被配置為在所述系統供電電源停止為所述FPGA芯片供電后進行初始化，并根據所述配置芯片的規格對所述配置芯片進行配置；

所述FPGA芯片，被配置為在所述系統供電電源供電后進行初始化，并根據所述配置芯片的規格對所述配置芯片進行配置。

9.根據權利要求8所述的喚醒電路，其特征在于，所述喚醒電路還包括開關電路，設置于所述微處理器與所述FPGA芯片之間；所述開關電路，被配置為使能所述微處理器或者所述FPGA芯片。

10.根據權利要求9所述的喚醒電路，其特征在于，所述開關電路包括三極管，所述三極管的基極與所述FPGA芯片的輸出管腳連接，所述三極管的集電極與所述微處理器的使能管腳連接；

其中，在所述系統供電電源停止為所述FPGA芯片供電后，所述FPGA芯片輸出管腳的輸出信號為低電平，所述三極管處于截止狀態，所述使能管腳的輸入信號為高電平，所述微處理器使能并進行初始化；在所述系統供電電源為所述FPGA芯片供電后，所述FPGA芯片進行初始化；在所述FPGA芯片完成初始化后，所述FPGA芯片的輸出管腳的輸出信號為高電平，所述三極管處于導通狀態，所述使能管腳的輸入信號為低電平，所述微處理器失效。