[發明專利]靈敏放大器電路

有效

• 申請號: 201810251692.5
• 申請日: 2018-03-26
• 公開（公告）號: CN108389597B
• 公開（公告）日: 2020-09-25
• 發明（設計）人: 劉芳芳;邵博聞
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: G11C7/06
• 分類號: G11C7/06
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 戴廣志

本發明公開了一種靈敏放大器電路，由四個PMOS晶體管、八個NMOS晶體管、兩個電容，兩個電阻、兩個壓控電流源和一個RS觸發器RS組成。本發明能夠有效降低鎖存數據出錯的風險。

技術領域

本發明涉及半導體集成電路領域，特別是涉及一種靈敏放大器(SA)電路。

背景技術

靈敏放大器應用于NVM Memory(非易失性存儲器)讀電路，一般的靈敏放大器電路應用鎖存數據。

現有的傳統靈敏放大器電路如圖1所示，由四個PMOS晶體管PM0～PM3、六個NMOS晶體管NM0～NM5、兩個電容C1、C2，兩個壓控電流源DY1、DY2，一個RS觸發器RS組成。

PMOS晶體管PM0～PM3的源極與電源電壓端VDD相連接，PMOS晶體管PM0的柵極和漏極與PMOS晶體管PM1的柵極、NMOS晶體管NM0的漏極相連接，其連接的節點記為VE。NMOS晶體管NM0的源極與壓控電流源DY1的正端、電容C1的一端相連接，壓控電流源DY1的負端和電容C1的另一端接地GND。NMOS晶體管NM0的柵極輸入鉗位電壓Vlim。

PMOS晶體管PM3的柵極和漏極與PMOS晶體管PM2的柵極、NMOS晶體管NM1的漏極相連接。NMOS晶體管NM1的源極與壓控電流源DY2的正端、電容C2的一端相連接，壓控電流源DY2的負端和電容C2的另一端接地GND。NMOS晶體管NM1的柵極輸入鉗位電壓Vlim。

PMOS晶體管PM1的漏極與NMOS晶體管NM4的漏極、NMOS晶體管NM2的漏極相連接，其連接的節點記為VD0。

PMOS晶體管PM2的漏極與NMOS晶體管NM4的源極、NMOS晶體管NM3的漏極相連接，其連接的節點記為VD1。

NMOS晶體管NM2的柵極與節點VD1相連接，NMOS晶體管NM3的柵極與節點VD0相連接。

NMOS晶體管NM2的源極、NMOS晶體管NM3的源極與NMOS晶體管NM5的漏極相連接，NMOS晶體管NM5的源極接地GND。

NMOS晶體管NM4的柵極輸入準備信號PRE。NMOS晶體管NM5的柵極輸入讀信號READ。

節點VD0與RS觸發器的R輸入端(復位端)相連接，節點VD1與RS觸發器的S輸入端(置位端)相連接，RS觸發器的輸出端SOUT作為電路的輸出端。

圖1中的電流lref為從PMOS晶體管PM1的漏極流出，進入節點VD0的電流；電流lcell為從PMOS晶體管PM2的漏極流出，進入節點VD1的電流。

圖1所示電路的波形圖，參見圖2所示。

上述電路的工作原理是：電路工作在電源電壓VDD范圍較大的1.7V～5.5V之間；參考存儲單元CKDY讀電流是0.5*Erase cell(正常0單元讀電流的一半)

PRE時，VD0與VD1將會被拉至Vt(閾值電壓)左右的同等電位；PRE結束后，進入比較工作過程。

讀0單元時，IcellIref,NMOS晶體管NM2快速打開，電路輸出端SOUT輸出0(低電平)。

讀1單元時，IcellIref,NMOS晶體管NM3快速打開，電路輸出端SOUT輸出1(高電平)。

上述電路存在的缺點是：

PRE結束瞬間NMOS晶體管NM2和NM3會由于電壓瞬間耦合作用出現沖高，鎖存電路LATCH有可能會瞬間鎖住錯誤數據并無法糾正。

圖1中標示的LATCH為鎖存電路。

參考存儲單元CKDY在圖1中由電容C1和壓控電流源DY1構成，存儲單元CCDY由電容C2和壓控電流源DY2構成。