[發明專利]防止灰化工藝損傷基底的方法及半導體器件的形成方法

在審

• 申請號: 201810247064.X
• 申請日: 2018-03-23
• 公開（公告）號: CN108470683A
• 公開（公告）日: 2018-08-31
• 發明（設計）人: 徐杰;黃沖;李志國
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/3065
• 分類號: H01L21/3065
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅

本發明提供了一種防止灰化工藝損傷基底的方法及半導體器件的形成方法。提供了一基底及形成在所述基底上的薄膜層，所述薄膜層暴露出部分基底，在對所述薄膜層執行灰化工藝的過程中，通入了預設的含氧氣體，以與暴露出的基底表面反應形成致密的、較厚的氧化層，使得氧化層能夠有效地保護暴露出的基底表面，以防止基底表面受到污染及損傷，進而，本發明所提供的半導體器件的形成方法也可相應地提高半導體器件的飽和電流和閾值電壓的穩定性。

技術領域

本發明涉及半導體制備領域，尤其涉及一種防止灰化工藝損傷基底的方法及半導體器件的形成方法。

背景技術

在半導體制備領域內，除了對集成度的要求之外，對于集成電路制備的成本控制也是本領域內關注的重點。例如，在一個集成電路的制備工藝中就可能會需要用到數十個的掩膜板，使用這些掩膜板的同時也伴隨著光刻工藝和刻蝕工藝。故為了縮減集成電路制備的成本，最直接的辦法之一就是減少掩膜板的使用次數及精簡相關的工藝步驟等。

基于如上所述的節約制備成本的考慮，例如在對形成于基底上的厚柵氧化層(Thick Gate Oxide,TGO)執行刻蝕工藝時，常常會使用阱區掩膜板，例如低壓N阱和低壓P阱的掩膜板，來代替用于刻蝕所述厚柵氧化層的掩膜板，以此減少掩膜成本。然而，采用上述的工藝時，因為在對掩膜層(例如光刻膠層)執行灰化工藝時，部分基底表面會暴露在外，進而受到灰化工藝的影響，基底表面可能會受到損傷進而導致例如MOS器件的溝道產生缺陷，形成的半導體器件也會出現飽和電流和閾值電壓漂移的問題，嚴重影響了半導體器件的工作特性。

發明內容

本發明的目的在于提供一種防止灰化工藝損傷基底的方法，以解決在灰化工藝中對暴露在外的襯底造成損傷的問題。

本發明提出的一種防止灰化工藝損傷基底的方法，包括：

提供一基底，在所述基底上形成有一薄膜層，所述薄膜層暴露出部分所述基底；以及，

對所述薄膜層執行灰化工藝，并在灰化過程中通入含氧氣體，以和暴露出的基底反應，從而在暴露出的基底上生成一氧化層，以利用所述氧化層減輕所述灰化過程對所述基底的表面造成的損傷。

可選的，所述含氧氣體中還包括氮氣。即，在灰化過程中還通入氮氣以進一步減輕灰化過程對所述基底的表面造成的損傷。

可選的，所述含氧氣體中還包括氫氣。即，灰化過程中還通入氫氣以修復灰化過程對所述基底的表面造成的損傷。

可選的，所述灰化工藝為等離子體增強灰化工藝。

可選的，所述基底的材料為硅，所述氧化層為氧化硅層。

以及，基于所述防止灰化工藝損傷基底的方法，本發明還提供了一種半導體器件的形成方法，以解決半導體器件(例如MOS器件)因襯底損傷而產生了溝道缺陷，導致半導體器件也會出現飽和電流和閾值電壓漂移的問題。

本發明所提供的半導體器件的形成方法，包括：

提供一基底，在所述基底上形成有一掩膜層；

利用所述掩膜層執行離子注入工藝，以在所述基底中形成一摻雜區；

對所述掩膜層執行灰化工藝，在灰化過程中通入含氧氣體，以和暴露出的基底反應形成一氧化層，并利用所述氧化層保護所述基底，以減輕所述灰化過程對所述基底的表面造成的損傷。

可選的，在形成所述掩膜層形之前，還包括在所述基底上形成一屏蔽氧化層；以及，

在執行離子注入工藝時，注入離子穿過所述屏蔽氧化層注入到所述基底中。

可選的，在形成所述摻雜區之后，以及執行灰化工藝之前，還包括以所述掩膜層為掩膜刻蝕所述屏蔽氧化層以暴露出部分基底。

可選的，所述屏蔽氧化層的形成方法包括熱氧化法。