[發(fā)明專利]SOI嵌入式三柵極晶體管及其制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201810233999.2
• 申請(qǐng)日: 2018-03-21
• 公開(kāi)（公告）號(hào): CN108493249B
• 公開(kāi)（公告）日: 2021-02-02
• 發(fā)明（設(shè)計(jì)）人: 許佑銓
• 申請(qǐng)（專利權(quán)）人: 上海華力集成電路制造有限公司
• 主分類號(hào): H01L29/78
• 分類號(hào): H01L29/78;H01L29/423;H01L29/08;H01L21/336
• 代理公司: 上海浦一知識(shí)產(chǎn)權(quán)代理有限公司 31211
• 代理人: 郭四華

本發(fā)明公開(kāi)了一種SOI嵌入式三柵極晶體管，包括：SOI襯底，頂層硅中形成有多條由淺溝槽場(chǎng)氧隔離出來(lái)的硅條；在硅條的柵極形成區(qū)域中形成有柵極凹槽，金屬柵極結(jié)構(gòu)形成于柵極凹槽中并呈嵌入式三柵極結(jié)構(gòu)，被金屬柵極結(jié)構(gòu)從兩個(gè)側(cè)面和底部表面覆蓋的硅條組成溝道區(qū)；源區(qū)和漏區(qū)形成于金屬柵極結(jié)構(gòu)兩側(cè)的硅條中。本發(fā)明還公開(kāi)了一種SOI嵌入式三柵極晶體管的制造方法。本發(fā)明能隨器件設(shè)計(jì)目標(biāo)調(diào)整信道寬度，避免現(xiàn)有鰭式晶體觀念的3D立體結(jié)構(gòu)造成的缺點(diǎn)，能降低寄生電容從而改善RC延遲，能增加嵌入式結(jié)構(gòu)的面積并減少嵌入式結(jié)構(gòu)的晶格缺陷，還能增加源漏區(qū)的接觸孔的接觸面積并降低接觸電阻，能消除鰭體的深寬比帶來(lái)的問(wèn)題。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體集成電路制造領(lǐng)域，特別是涉及一種SOI嵌入式(Embedded)三柵極(Triple Gate)晶體管。本發(fā)明還涉及一種SOI嵌入式三柵極晶體管的制造方法。

背景技術(shù)

隨半導(dǎo)體工藝不斷發(fā)展，器件的尺寸會(huì)不斷縮小，其中鰭式晶體管(FinFET)結(jié)構(gòu)的金屬柵極的溝道長(zhǎng)度(Channel length)也須隨之等比例縮小。在溝道長(zhǎng)度減小時(shí)，鰭寬即鰭體寬度(Fin Width)也須要隨之減少,溝道長(zhǎng)度和鰭體寬度也即溝道寬度的比例維持在大于等于2.5，用以以克服來(lái)自于鰭體中心的亞閾值漏電流(Sub-threshold leakage)

同時(shí),為增加鰭式晶體管電流量,鰭高(Fin height)在工藝流程中需不斷加高,導(dǎo)致在高深寬比(aspect ratio)情況下,鰭體(Fin body)有彎曲(bending)與倒塌(collapse)缺陷產(chǎn)生。

如圖1所示，是現(xiàn)有鰭式晶體管的平面圖；圖2是現(xiàn)有鰭式晶體管的剖面圖，圖2是沿圖1的虛線AA處的剖面圖；現(xiàn)有鰭式晶體管包括：

形成于半導(dǎo)體襯底如硅襯底1上的鰭體2，鰭體2的底部通過(guò)絕緣層3隔離，絕緣層3通常采用淺溝槽場(chǎng)氧。

在鰭體2的頂部表面和側(cè)面覆蓋有金屬柵(MG)4；通常，金屬柵4和鰭體2的材料之間隔離有采用高介電常數(shù)材料(HK)的柵介質(zhì)層，整個(gè)柵極結(jié)構(gòu)為HKMG。由圖1的平面圖可知，鰭體2包括多條且平行排列，金屬柵4也包括多條且平行排列，各金屬柵4和長(zhǎng)度方向和鰭體2的長(zhǎng)度方向垂直。

圖1中顯示了N型鰭式晶體管101和P型鰭式晶體管102。N型鰭式晶體管101的金屬柵4的兩側(cè)形成源區(qū)和漏區(qū)，且源區(qū)和漏區(qū)中形成有嵌入式SiP外延層5。P型鰭式晶體管102的金屬柵4的兩側(cè)形成源區(qū)和漏區(qū)，且源區(qū)和漏區(qū)中形成有嵌入式SiGe外延層6。

由圖1中所示可知，被金屬柵4所覆蓋的鰭體2的表面用于形成溝道，溝道的長(zhǎng)度為L(zhǎng)，溝道的寬度為W，由圖1所示可知，溝道的寬度W即為鰭體2的寬度。隨著半導(dǎo)體工藝的發(fā)展，L需要等比例縮小；同時(shí)，W也必須等比例縮小，用以保證L/W＝2.5。

由于嵌入式SiGe外延層6和嵌入式SiP外延層5是對(duì)鰭體2進(jìn)行刻蝕后進(jìn)行外延形成的，故隨著W的縮小，也即鰭體2的寬度的縮小，嵌入式SiGe外延層6和嵌入式SiP外延層5的尺寸寬度勢(shì)必會(huì)縮小，這會(huì)影響到嵌入式SiGe外延層6和嵌入式SiP外延層5的外延工藝，使嵌入式SiGe外延層6和嵌入式SiP外延層5的外延均勻性受到影響。

同時(shí)，由于鰭式晶體管的源區(qū)和漏區(qū)都是形成于對(duì)應(yīng)的嵌入式SiGe外延層6或嵌入式SiP外延層5的表面，源區(qū)和漏區(qū)頂部的接觸孔也會(huì)形成于嵌入式SiGe外延層6或嵌入式SiP外延層5的頂部，嵌入式SiGe外延層6或嵌入式SiP外延層5的寬度的縮小會(huì)減少接觸孔的接觸面積，這會(huì)增加接觸孔的接觸電阻。

另外，隨著W的縮小，同時(shí)鰭體2的高度又需要增加，故鰭體2的深寬比會(huì)較大，較大的深寬比會(huì)使鰭體2容易產(chǎn)生彎曲或倒塌。