[發明專利]集成電路元件及其制造方法

有效

• 申請號: 201810217911.8
• 申請日: 2018-03-16
• 公開（公告）號: CN108630679B
• 公開（公告）日: 2021-03-30
• 發明（設計）人: 黃郁凱;江圳陵;洪永泰;鄭俊民;駱統;楊令武;楊大弘;陳光釗
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L29/06
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

1.一種集成電路，包括：

電路結構，其在基底上有一頂面；

多個細長溝道，在所述電路結構中，所述多個細長溝道自所述電路結構的上層延伸到多層疊層下方的所述基底，并且具有側壁；以及

多個溝道導體，填充于所述多個細長溝道中的多個對應的細長溝道，所述多個溝道導體中的每個溝道導體包括：

襯導體，與所述對應的細長溝道的側壁共形，并與所述基底電性接觸；

第一填充主體，填充所述襯導體上的所對應的細長溝道的側壁之間的所有細長溝道的下部，所述第一填充主體具有從所述電路結構的所述頂面凹入的上表面；以及

頂部導體主體，填充在所述襯導體上的所對應的細長溝道的側壁之間的所述細長溝道的上部，并與所述襯導體電流流動連通；

其中，所述襯導體有一個頂表面位于頂部導體主體的底表面之下，且所述第一填充主體包括介電材料。

2.根據權利要求1所述的集成電路，其中所述頂部導體主體包括：

襯層，襯于所述襯導體之上的所述對應的細長溝道中；以及

導電填充物。

3.根據權利要求1所述的集成電路，更包括絕緣間隙壁層，在所述多個細長溝道的側面上，將所述襯導體與電路結構的元件絕緣。

4.根據權利要求1所述的集成電路，其中所述襯導體在所述對應的細長溝道的所述側壁上的厚度，在鄰近所述第一填充主體的所述下部的平均厚度小于所述第一填充主體的寬度。

5.根據權利要求1所述的集成電路，其中所述第一填充主體包括含硅和氮的化合物。

6.根據權利要求1所述的集成電路，其中所述電路結構包括3D存儲器結構；以及所述基底包括與被配置為共源極線的所述溝道導體的所述多個電流流動連通的導電層，以及一個或多個圖案化的導體層上覆所述疊層，包括連接到所述溝道導體的所述多個溝道導體。

7.根據權利要求1所述的集成電路，其中所述襯導體以及頂部導體主體包括不同的導電材料。

8.一種集成電路的制造方法，包括：

在基底上形成電路結構；

在所述電路結構中形成多個細長溝道，所述多個細長溝道從所述電路結構的上層延伸到所述電路結構下方的所述基底，并且具有側壁；

沉積與所述多個細長溝道側壁共形的襯導體，并與所述基底電性接觸；

通過在所述襯導體之間的所述多個細長溝道之間填充所述細長溝道的下部，以形成第一填充主體，所述第一填充主體具有從所述電路結構的頂面凹進的上表面；以及

沉積頂部導體主體，以填充所述襯導體上的所述側壁之間的所述細長溝道的上部，并且與所述襯導體電流流動連通；

其中，所述襯導體有一個頂表面位于頂部導體主體的底表面之下，且所述第一填充主體包括介電材料。

9.根據權利要求8所述的集成電路的制造方法，更包括在所述多個細長溝道的側面上形成絕緣間隙壁層，將所述襯導體與所述電路結構的元件絕緣。

10.根據權利要求8所述的集成電路的制造方法，其中所述多個細長溝道中的所述細長溝道的高寬比為10或大于10，并且具有連續側壁，深度至少1微米。

11.根據權利要求8所述的集成電路的制造方法，其中所述襯導體在所述對應的細長溝道的所述側壁上的厚度，在鄰近所述第一填充主體的所述下部的平均厚度小于所述第一填充主體的寬度。

12.根據權利要求8所述的集成電路的制造方法，其中所述襯導體以及頂部導體主體包括不同的導電材料。

13.一種集成電路，包括：

多個溝道，在疊層中的有源層以及被動層延伸，并延伸至所述疊層下方的導電板；

多個層狀導體，填充所述多個溝道中的對應溝道之中，每一層狀導體包括：

襯導體，與所述導電板電性接觸的并且襯于對應溝道的部分的側壁；

中間填充主體，位于襯導體上；以及

頂部導體主體，位于所述中間填充體上并且與所述襯導體電流流動連通；以及

多個柱體，在所述多個層狀態導體中的一對所述層狀導體之間的所述疊層中，以及存儲單元，設置在所述有源層與所述多個柱體之間的界面區處；

其中，所述襯導體有一個頂表面位于頂部導體主體的底表面之下，且所述中間填充主體包括介電材料。