[發(fā)明專利]集成電路元件及其制造方法

有效

• 申請?zhí)枺?/td>: 201810217911.8
• 申請日: 2018-03-16
• 公開（公告）號: CN108630679B
• 公開（公告）日: 2021-03-30
• 發(fā)明（設計）人: 黃郁凱;江圳陵;洪永泰;鄭俊民;駱統(tǒng);楊令武;楊大弘;陳光釗
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L29/06
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本發(fā)明公開了一種集成電路元件及其制造方法，集成電路包括多層疊層以及多個層狀導體。多個層狀導體在多層疊層中延伸并進入多層疊層下方的導體層中。層狀導體具有底部導體層、中間導電襯層以及頂部導體層。底部導體層與基底中的導電層歐姆電性接觸。中間導電襯層在底部導體層上方并且襯在對應溝道的部分側壁上。頂部導體層在中間導電襯層上。

技術領域

本技術涉及包含具有溝道導體的高密度存儲元件的集成電路元件。本申請是2017年3月17日提交的美國專利申請第15/462,201號的部分延續(xù)申請案，其并入本案參考，如同在此完全闡述。

背景技術

疊層多階存儲單元可實現(xiàn)更大的儲存電容量，研究人員開發(fā)了諸如位可變成本(Bit Cost Scalable，BiCS)存儲器、太比特單元陣列晶體管(Terabit Cell ArrayTransistor，TCAT)和垂直與非(V-NAND)等各種結構。對于這類的結構以及其他疊層(包含以絕緣(或被動層)分隔有源層)的復雜結構，通常需要形成連接疊層的深層與上層的導體，或用于連接到外圍電路的疊層上的圖案化金屬層。當這些導體需要低電阻或高電流電容量時，可以透過填充切穿疊層的細長溝道來形成，而不是在圓柱體狀或大致圓柱體狀的介層窗中形成柱體狀的層間導體來形成。

然而，這些導體填充溝道的形成可能是困難的。在層疊層中形成高高寬比的溝道，必須再于溝道中填充導體。填充深溝道會對疊層結構造成應力。當溝道深度達到且超過1微米，高寬比為10或大于10時，應力可能導致溝道和溝道附近的元件發(fā)生形變。當形成這些多個平行導體時，可能會是特別有問題的。

隨著密度儲存量的增加，結構需要更多階的存儲單元，并且在制造過程中必須形成更深的高高寬比的溝道。溝道以及溝道之間的元件形變可能會對疊層中的導線連接到后段(BEOL)配線造成挑戰(zhàn)。

圖1的示出三維(3D)NAND非易失性存儲元件的立體圖。基底100上具有導電層(例如有源層111、113、115、117)和絕緣層(例如被動層110、112、116、118)交替的疊層，且在疊層中具有多個存儲器柱體(例如130-137)。如圖1所示，所示的溝道導體(導線)120、121、122和123由于膜沉積引起的拉伸/壓縮應力和由于溫度變化引起的熱膨脹等等工藝應力而形變，例如晶圓的彎曲/翹曲。該圖顯示，這種形變可能會導致柱體和導線的位置發(fā)生改改變。位置的改變可能導致上層結構的對準問題，并導致與后端線(BEOL)配線的錯誤連接和/或造成后端線(BEOL)配線的錯誤對準。

其他包含二維或三維電路結構的集成電路可能包括受彎曲和翹曲的溝道導體。

當溝道導體是形成在高寬比為10以上且深度為1微米以上的溝道之中時更可能發(fā)生這些問題。

在多個高高寬比溝道中形成形變減小的多溝道導體是業(yè)界所期望的。其可提高BEOL配線和其他結構的對準容忍度，并提高集成電路的可靠度和密度。

發(fā)明內容

鑒于此，本技術涉及制作細長的導體填充溝道(即溝道導體)及其結構，從而減少所形成的元件的應力所引起的形變。

因此，在一方面，本文描述的集成電路包括電路結構，該電路結構可以包括在基底上的有源層和被動層的多層疊層；電路結構中有多個細長溝道，多個細長溝道延伸穿過電路結構至多層疊層下方的基底，并具有側壁；以及多個層狀溝道導體填充于多個細長溝道中的多個對應的細長溝道。在實施例中，層間溝道導體包括與基底電性接觸的底部導體層、在底部導體層上的頂部導體層以及在頂部導體層與部分的對應溝道側壁之間的中間介電質或導電層。