[發明專利]一種UART通信系統、方法、設備及計算機存儲介質

有效

• 申請號: 201810187615.8
• 申請日: 2018-03-07
• 公開（公告）號: CN108282186B
• 公開（公告）日: 2019-02-22
• 發明（設計）人: 石愛國;李曉;黃蘇芳;李婷;周揚帆;付超;韓堅炯
• 申請（專利權）人: 杭州先鋒電子技術股份有限公司
• 主分類號: H04B1/40
• 分類號: H04B1/40;G06F13/28
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 羅滿

1.一種UART通信系統，具有MCU、DMA、高速外設、AHB總線、APB總線、第一預設數量的高速UART、初始時鐘源、PLL倍頻模塊、DIV整除模塊，其特征在于，包括第二預設數量的低速UART；

所述DMA的第一端通過所述AHB總線與所述MCU連接，所述DMA的第二端通過所述APB總線與每一個所述高速UART、每一個所述低速UART連接；所述高速外設通過所述AHB總線與MCU連接；

所述初始時鐘源的輸出端分別與所述PLL倍頻模塊的輸入端、每一個所述低速UART連接；所述PLL倍頻模塊的輸出端與所述高速外設、所述DMA、所述DIV整除模塊的輸入端連接；所述DIV整除模塊的輸出端與每一個所述高速UART連接；

其中，所述高速UART的工作時鐘頻率高于所述低速UART的工作時鐘頻率。

2.根據權利要求1所述的系統，其特征在于，還包括第二預設數量的寄存器，每一個所述寄存器均有第一預設數量的接收引腳；

對于任一個所述寄存器，所述寄存器的第一預設數量的接收引腳分別與第一預設數量的高速UART的接收引腳一一對應連接；所述寄存器的輸出引腳與自身對應的所述低速UART的接收引腳連接。

3.根據權利要求1所述的系統，其特征在于，所述第一預設數量為四，所述第二預設數量為二。

4.根據權利要求1所述的系統，其特征在于，所述高速外設包括GPIO、SRAM、FLASH。

5.根據權利要求1所述的系統，其特征在于，所述初始時鐘源為32KHz時鐘源。

6.一種UART通信方法，其特征在于，應用于如權利要求1至3任一項所述的UART通信系統中，包括：

當所述DMA的源地址為低速UART的接收引腳時，所述DMA緩存所述低速UART接收的數據，并在自身當前幀結束后，傳輸自身當前幀內緩存的數據至所述MCU。

7.根據權利要求6所述的方法，其特征在于，還包括：

當DMA的源地址為高速UART的接收引腳時，所述DMA緩存所述高速UART接收的數據，并在自身當前幀結束后，傳輸自身當前幀內緩存的數據至MCU。

8.根據權利要求6所述的方法，其特征在于，還包括：

當所述MCU處于休眠狀態時，所述MCU檢測所述高速UART的接收引腳或所述低速UART的接收引腳是否產生下降沿，若是，則控制自身進入工作狀態。

9.一種UART通信設備，其特征在于，包括：

存儲器，用于存儲計算機程序；

處理器，用于執行所述計算機程序時實現如權利要求6至8任一項所述的UART通信方法的步驟。

10.一種計算機存儲介質，其特征在于，所述計算機存儲介質上存儲有計算機程序，所述計算機程序被處理器執行時實現如權利要求6至8任一項所述的UART通信方法的步驟。