[發(fā)明專利]一種抗單粒子加固的分頻器電路有效
| 申請(qǐng)?zhí)枺?/td> | 201810176140.2 | 申請(qǐng)日： | 2018-03-02 |
| 公開(kāi)（公告）號(hào)： | CN108418578B | 公開(kāi)（公告）日： | 2020-06-30 |
| 發(fā)明（設(shè)計(jì)）人： | 陳卓俊;胡袁源 | 申請(qǐng)（專利權(quán)）人： | 湖南大學(xué) |
| 主分類號(hào)： | H03K19/0185 | 分類號(hào)： | H03K19/0185 |
| 代理公司： | 北京中知法苑知識(shí)產(chǎn)權(quán)代理有限公司 11226 | 代理人： | 常玉明 |
| 地址： | 410082 湖南省*** | 國(guó)省代碼： | 湖南;43 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 粒子 加固 分頻器 電路 | ||
1.一種抗單粒子加固的分頻器電路，其特征在于，所述分頻器包括：第一加固D觸發(fā)器、第二加固D觸發(fā)器、第一加固與非門、第二加固與非門；所述分頻器具有時(shí)鐘信號(hào)輸入端FIN、第一模式選擇端MC、第二模式選擇端MCN三個(gè)輸入端，輸出端為分頻信號(hào)輸出端FOUT；所述第一加固D觸發(fā)器的信號(hào)輸出端Q和QN端分別與所述第一加固與非門的AN和A端相連，所述第一加固與非門的B和BN端分別與第一模式選擇端MC和第二模式選擇端MCN端相連，所述第一加固與非門的輸出端AND和NAND端分別與所述第二加固與非門的AN和A端相連，所述第二加固與非門的輸出端AND和NAND端分別與所述第二加固D觸發(fā)器的數(shù)據(jù)輸入端D和DN端相連，所述第二加固D觸發(fā)器的信號(hào)輸出端Q和QN端分別與所述第二加固與非門的B和BN端相連，同時(shí)與所述第一加固D觸發(fā)器的數(shù)據(jù)輸入端DN和D端相連，所述第一加固D觸發(fā)器及所述第二加固D觸發(fā)器的時(shí)鐘信號(hào)輸入CK端與所述分頻器的時(shí)鐘信號(hào)輸入端FIN相連，所述第二加固D觸發(fā)器的信號(hào)輸出端Q端與所述分頻器的分頻信號(hào)輸出端FOUT相連；
當(dāng)?shù)谝荒Ｊ竭x擇端MC為低電平，第二模式選擇端MCN為高電平時(shí)，所述分頻器工作在二分頻模式；當(dāng)?shù)谝荒Ｊ竭x擇端MC為高電平，第二模式選擇端MCN為低電平時(shí)，所述分頻器工作在三分頻模式；
所述第一加固D觸發(fā)器、第二加固D觸發(fā)器包括時(shí)鐘輸入電路，DCVSL型主鎖存器，DCVSL型從鎖存器，Quatro型數(shù)據(jù)存儲(chǔ)單元，和Muller-C型輸出緩沖單元，其中DCVSL型主鎖存器和DCVSL型從鎖存器，以及Muller-C型輸出緩沖單元均采用空間冗余技術(shù)進(jìn)行加固；所述第一加固與非門、第二加固與非門為DCVSL型與非門，降低單粒子脈沖在傳播過(guò)程中的展寬；
所述分頻器為全差分結(jié)構(gòu)，具有較高的電源抑制比和抗噪聲性能；所述分頻器同時(shí)對(duì)時(shí)序邏輯電路D觸發(fā)器，以及組合邏輯電路與非門進(jìn)行抗單粒子加固，具有較強(qiáng)的抗輻射性能。
2.如權(quán)利要求1所述的抗單粒子加固的分頻器電路，其特征在于，所述加固D觸發(fā)器有三個(gè)輸入端和兩個(gè)輸出端，三個(gè)所述輸入端分別為時(shí)鐘信號(hào)輸入端CK，數(shù)據(jù)輸入端D和DN，輸出端分別為信號(hào)輸出端Q和QN；
所述加固D觸發(fā)器中，時(shí)鐘輸入電路的輸出與兩個(gè)DCVSL型主鎖存器和DCVSL型從鎖存器的輸入端連接，兩個(gè)DCVSL型主鎖存器的輸出端分別與兩個(gè)DCVSL型從鎖存器的輸入端，同時(shí)把兩條路徑各一個(gè)反相數(shù)據(jù)存儲(chǔ)在Quatro型數(shù)據(jù)存儲(chǔ)單元，最后DCVSL型從鎖存器的輸出端與Muller-C型輸出緩沖單元連接。
3.如權(quán)利要求2所述的抗單粒子加固的分頻器電路，其特征在于，所述加固D觸發(fā)器的時(shí)鐘輸入電路有一個(gè)輸入端口CK和一個(gè)輸出端口CKN，具體包括：第一PMOS管，第二PMOS管，第一NMOS管，第二NMOS管；
所述第一PMOS管與第一NMOS管的柵極互相連接，同時(shí)與輸入端CK連接；所述第二PMOS管與第二NMOS管的柵極互相連接，同時(shí)與第一PMOS管和第一NMOS管的漏極互相連接；所述第二PMOS管與第二NMOS管的漏極互相連接，同時(shí)與輸出端CKN連接；所述第一PMOS管和第二PMOS管的源極與電源VDD連接，第一NMOS管與第二NMOS管的源極與地連接。
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