[發明專利]一種用于神經網絡的數據處理電路

在審

• 申請號: 201810171695.8
• 申請日: 2018-03-01
• 公開（公告）號: CN110222833A
• 公開（公告）日: 2019-09-10
• 發明（設計）人: 何占盈;徐斌;袁宏輝
• 申請（專利權）人: 華為技術有限公司
• 主分類號: G06N3/063
• 分類號: G06N3/063
• 代理公司: 暫無信息
• 代理人: 暫無信息

一種數據處理電路，涉及數字電路領域，包括第一計算電路和輸入控制電路。第一計算電路包括一個或多個子計算電路，每個子計算電路包括第一加法運算電路、乘法運算電路、第一比較運算電路，和第一非線性運算電路，其中，第一非線性運算電路包括指數運算電路和對數運算電路中的至少一個。輸入控制電路用于控制第一計算電路讀取輸入數據和輸入參數，以及根據接收的第一指令控制第一計算電路包括的子計算電路中的上述運算電路，對輸入數據和輸入參數進行運算。數據處理電路不僅能夠實現基本的乘和累加運算，還能通過第一非線性運算電路實現對數運算、指數運算或冪運算等更加復雜的運算，從而適應更多神經網絡層的計算。

技術領域

本發明涉及數字電路領域，尤其涉及神經網絡的數據處理。

背景技術

神經網絡處理器主要包括計算引擎、控制和存儲三個模塊。為了適應神經網絡的高密度計算量，計算引擎通常與承載了神經網絡90％以上計算量的卷積層和全連接層相適配，即計算引擎適用于大數據量的乘和累加運算。對于其他類型的運算，神經網絡處理器將需要處理的數據上報給CPU(Central Processing Unit，中央處理器)，CPU在計算完畢后，將得到的數據結果下發至神經網絡處理器。對于每一次除卷積層和全連接層以外的其他神經網絡層的計算，數據都需要在神經網絡處理器和CPU之間來回傳輸，因此而產生的傳輸時延極大地降低了神經網絡處理器進行神經網絡相關計算的效率。

發明內容

本發明的實施例提供了一種數據處理電路，可以用于神經網絡計算，以適應更多種類神經網絡層的計算，進而可以減少因數據處理電路與CPU之間數據交互而產生的時延。

為了詳細描述本發明，將使用以下術語、縮寫或符號：

PLD：Programmable Logic Device，可編程邏輯器件；

FPGA：Field Programmable Gate Array，現場可編程門陣列；

LRN：Local Response Normalization，局部響應歸一化層；

ROM：Read-Only Memory，只讀存儲器；

RAM：Random Access Mmemory，隨機存取存儲器；

IO：Input and Output，輸入輸出；

IP核：Intellectual Property core，知識產權核，用于專用集成電路或FPGA中的預先設計好的電路功能模塊。

本發明實施例中的運算包括對數據或參數進行乘法運算、加法運算、對數運算等，比較運算，或直通。

本發明實施例中的直通包括通過導通電路將數據或參數直接輸出，例如導線或者半導體開關，或通過寄存器、鎖存器等存儲器件將數據或參數存儲并輸出。

本發明實施例中的可編程邏輯器件包括GAL(Generic Array Logic,通用陣列邏輯)，CPLD(Complex PLD，復雜型PLD)，FPGA。

第一方面，在本發明的實施例中提供一種數據處理電路，包括：第一計算電路和輸入控制電路；其中，第一計算電路包括一個或多個子計算電路，每個子計算電路包括第一加法運算電路、乘法運算電路、第一比較運算電路、第一直通電路，和第一非線性運算電路，其中，第一非線性運算電路包括指數運算電路和對數運算電路中的至少一個；輸入控制電路用于控制第一計算電路讀取輸入數據和輸入參數，以及接收第一指令，并根據第一指令控制第一計算電路中的一個或多個子計算電路，使用上述運算電路中的一個或多個的組合對輸入數據和輸入參數進行數據運算，并輸出第一運算結果。