[發明專利]計算方法、信息處理裝置、計算程序及信息處理系統

有效

• 申請號: 201810155419.2
• 申請日: 2018-02-23
• 公開（公告）號: CN108509384B
• 公開（公告）日: 2022-04-12
• 發明（設計）人: 笠木明彥
• 申請（專利權）人: 富士通株式會社
• 主分類號: G06F17/16
• 分類號: G06F17/16
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 呂俊剛;楊薇

計算方法、信息處理裝置、計算程序及信息處理系統。一種計算方法包括以下步驟：通過沿行方向按M和N的最小公倍數并且沿列方向按N分割第一矩陣來生成第一分割矩陣；通過沿行方向按M并且沿列方向按所述最小公倍數分割第二矩陣來生成第二分割矩陣；將所述第一分割矩陣和所述第二分割矩陣的第一乘積與第一結果矩陣相加；將所述第一分割矩陣發送至沿行方向按環狀方式彼此連接的其它運算元件中的、直接連接至該運算元件的運算元件；將所述第二分割矩陣發送至沿列方向按環狀方式彼此連接的其它運算元件中的、直接連接至該運算元件的運算元件。

技術領域

本發明涉及計算方法、信息處理裝置、計算程序及信息處理系統

背景技術

近年來，已經對包括形成雙環(double torus)結構的運算元件的處理器進行了研究。形成雙環結構的運算元件是M×N個運算元件，這些運算元件被配置成，使得沿行方向設置的M(M是1或大于1的整數)個運算元件與沿列方向設置的N(N是1或大于1的整數)個運算元件例如以環狀方式彼此連接。

在包括上述運算元件的處理器中，通過在多個運算元件之間共享存儲在運算元件的寄存器中的數據的同時執行處理來減少在處理期間訪問存儲器(例如，動態隨機存取存儲器(DRAM))的頻率。結果，如上所述的處理器可以實現高速處理(例如，參見日本特開專利公報No.H06-175986)。

發明內容

在如上所述的處理器中，當計算矩陣乘積時，例如，要計算的矩陣的子矩陣被存儲在多個運算元件的寄存器中，并且通過在所述多個運算元件之間共享存儲在每個寄存器中的數據來執行處理。結果，該處理器也可以實現高速處理，以供計算矩陣乘積。

然而，在如上所述的處理器中，可以在多個運算元件中同時執行使用相同子矩陣的處理。因此，在這種情況下，在該處理器中，可能存在需要等待其它運算元件中的處理結束的運算元件，并且矩陣乘積的有效(高速)計算有時不能被執行。

根據該實施方式的一方面，一種用于在信息處理裝置中計算第一矩陣與第二矩陣的乘積的計算方法，該信息處理裝置包括M×N個運算元件，這些運算元件被配置成，使得沿行方向設置的M個運算元件與沿列方向設置的N個運算元件以環狀(torus-like)方式彼此連接，其中，M為1或大于1的整數，并且N為1或大于1的整數，所述計算方法包括以下步驟：第一生成步驟，該第一生成步驟由處理器沿行方向按M和N的最小公倍數并且沿列方向按N分割所述第一矩陣，來生成一個或更多個第一分割矩陣；第二生成步驟，該第二生成步驟由處理器沿行方向按M并且沿列方向按所述最小公倍數分割所述第二矩陣，來生成一個或更多個第二分割矩陣；第一存儲步驟，該第一存儲步驟由處理器將所生成的一個或更多個第一分割矩陣存儲在所述運算元件的存儲單元中，使得在所述第一矩陣中位于同一列的所述一個或更多個第一分割矩陣被存儲于在所述信息處理裝置中設置于不同列的所述運算元件中；第二存儲步驟，該第二存儲步驟由處理器將所生成的一個或更多個第二分割矩陣存儲在所述存儲單元中，使得在所述第二矩陣中位于同一行的所述一個或更多個第二分割矩陣被存儲于在所述信息處理裝置中設置于不同行的所述運算元件中；第一相加步驟，該第一相加步驟針對每個運算元件，由處理器將存儲在各運算元件的所述存儲單元中的、所述一個或更多個第一分割矩陣與所述一個或更多個第二分割矩陣的第一乘積加至存儲在各運算元件的所述存儲單元中的第一結果矩陣；第一發送步驟，該第一發送步驟針對每個運算元件，由處理器將存儲在各運算元件的所述存儲單元中的所述一個或更多個第一分割矩陣發送至沿行方向按環狀方式彼此連接的其它運算元件中的、直接連接至該運算元件的運算元件；第二發送步驟，該第二發送步驟針對每個運算元件，由處理器將存儲在各運算元件的所述存儲單元中的所述一個或更多個第二分割矩陣發送至沿列方向按環狀方式彼此連接的其它運算元件中的、直接連接至該運算元件的運算元件；第二相加步驟，該第二相加步驟針對每個運算元件，響應于從其它運算元件接收到所述一個或更多個第一分割矩陣和所述一個或更多個第二分割矩陣，由處理器將所接收的一個或更多個第一分割矩陣與所接收的一個或更多個第二分割矩陣的第二乘積與存儲在各運算元件的所述存儲單元中的第一結果矩陣相加；以及第一重復步驟，該第一重復步驟由處理器重復所述第一發送步驟、所述第二發送步驟以及所述第二相加步驟，直到在按環狀方式彼此連接的每個運算元件中將根據存儲在各運算元件的所述存儲單元中的所述一個或更多個第一分割矩陣計算的乘積加至所述第一結果矩陣，并且在按環狀方式彼此連接的每個運算元件中將根據存儲在各運算元件的所述存儲單元中的所述一個或更多個第二分割矩陣計算的乘積加至所述第一結果矩陣為止。