[發明專利]半導體存儲裝置

有效

• 申請號: 201810149603.6
• 申請日: 2018-02-13
• 公開（公告）號: CN109427814B
• 公開（公告）日: 2023-06-13
• 發明（設計）人: 吳星來;金東赫;成象鉉;鄭盛薰;丁壽男
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H10B43/27
• 分類號: H10B43/27;H10B43/35;G11C7/18
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 李輝;劉久亮

半導體存儲裝置。一種半導體存儲裝置包括：外圍電路元件，其設置在下基板上方；上基板，其設置在部分覆蓋所述外圍電路元件的層間介電層上方；存儲單元陣列，其包括在垂直于所述上基板的頂表面的第一方向上延伸的溝道結構以及堆疊在所述上基板上方以圍繞所述溝道結構的多條柵極線；和多個晶體管，其將所述柵極線電聯接到所述外圍電路元件。所述晶體管包括：柵極，所述柵極設置在所述層間介電層上方并且設置為在所述第一方向上與所述存儲單元陣列交疊；多個垂直溝道，所述多個垂直溝道在所述第一方向上穿過所述柵極并且分別電聯接到所述柵極線；和柵極介電層，所述柵極介電層設置在所述垂直溝道和所述柵極之間。

技術領域

各種實施方式總體上涉及半導體存儲裝置，并且更具體地，涉及具有改進的三維結構的能夠減小半導體器件的整體尺寸的半導體存儲裝置。

背景技術

隨著用于提高具有在基板上以單層形成存儲單元的二維結構的半導體存儲裝置的集成度的努力達到極限，已經提出了具有存儲單元被三維地布置在基板上以提高集成度的三維結構的半導體存儲裝置。

隨著這種三維半導體存儲裝置中的集成度增加，用于將存儲單元聯接到外圍電路元件的晶體管的數量增大，并且由此占用的面積也增大。

發明內容

在實施方式中，一種半導體存儲裝置可以包括：外圍電路元件，所述外圍電路元件設置在下基板上方；上基板，所述上基板設置在部分覆蓋所述外圍電路元件的層間介電層上方；存儲單元陣列，所述存儲單元陣列包括在垂直于所述上基板的頂表面的第一方向上延伸的溝道結構以及堆疊在所述上基板上方以圍繞所述溝道結構的多條柵極線；和多個晶體管，所述多個晶體管將所述柵極線電聯接到所述外圍電路元件。所述晶體管可以包括：柵極，所述柵極設置在所述層間介電層上方并且被設置為在所述第一方向上與所述存儲單元陣列交疊；多個垂直溝道，所述多個垂直溝道在所述第一方向上穿過所述柵極并且分別電聯接到所述柵極線；和柵極介電層，所述柵極介電層設置在所述垂直溝道和所述柵極之間。

在實施方式中，一種半導體存儲裝置可以包括：外圍電路元件，所述外圍電路元件設置在下基板上方；上基板，所述上基板設置在覆蓋所述外圍電路元件的層間介電層上方；存儲單元陣列，所述存儲單元陣列包括在垂直于所述上基板的頂表面的第一方向上延伸的溝道結構、堆疊在所述上基板上方以圍繞所述溝道結構的多條柵極線以及聯接到所述溝道結構的位線；和晶體管，所述晶體管將所述位線電聯接到所述外圍電路元件。所述晶體管可以包括：柵極，所述柵極設置在所述層間介電層上方并且被設置為在所述第一方向上與所述存儲單元陣列交疊；垂直溝道，所述垂直溝道在所述第一方向上穿過所述柵極并且電聯接到所述位線；和柵極介電層，所述柵極介電層設置在所述垂直溝道和所述柵極之間。

在實施方式中，一種半導體存儲裝置可以包括：外圍電路元件，所述外圍電路元件設置在下基板上方；層間介電層，所述層間介電層形成在所述下基板上方，并且覆蓋所述外圍電路元件；上基板，所述上基板設置在所述層間介電層上方；存儲單元陣列，所述存儲單元陣列堆疊在所述上基板上方；和晶體管，所述晶體管設置在所述存儲單元陣列和所述外圍電路元件之間。所述晶體管可以包括：柵極，所述柵極設置與所述上基板相同的層處并且被設置為在所述第一方向上與所述存儲單元陣列交疊；垂直溝道，所述垂直溝道在所述第一方向上穿過所述柵極；和柵極介電層，所述柵極介電層設置在所述垂直溝道和所述柵極之間。所述上基板和所述柵極可以以平面的方式設置在所述層間介電層的頂表面上方。

從以下結合附圖的詳細描述中，本發明的這些和其它特征和優點對于本發明領域的普通技術人員將變得更加明顯。

附圖說明

圖1是示出根據實施方式的半導體存儲裝置的示例的表示的框圖。

圖2是示出圖1中示出的存儲塊中的一個的示例的表示的電路圖。

圖3是示出根據本發明的實施方式的半導體存儲裝置的存儲塊和行解碼器的示例性示意配置的電路圖。

圖4是示出根據實施方式的半導體存儲裝置的示例的表示的截面圖。