[發明專利]制造半導體裝置的方法與半導體存儲器裝置

在審

• 申請號: 201810147690.1
• 申請日: 2018-02-12
• 公開（公告）號: CN109950244A
• 公開（公告）日: 2019-06-28
• 發明（設計）人: 李建穎;李智雄;韓宗廷
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L27/11521;H01L27/11524
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

1.一種制造半導體裝置的方法，包括：

在半導體基底上提供導電層，所述導電層包括下部導電層及上部導電層，所述下部導電層包含第一材料，且所述上部導電層包含具有不同于所述第一材料的至少一個特性的第二材料；

在所述導電層上形成保護圖案；以及

通過控制刻蝕工藝來刻蝕穿過所述導電層以獲得單獨的分離的柵極，以使得所述第一材料在所述刻蝕工藝期間具有高于所述第二材料的刻蝕速率，所述柵極中的每一者包含上部柵極及下部柵極，在所述刻蝕工藝之后所述下部柵極具有小于所述上部柵極的寬度。

2.根據權利要求1所述的制造半導體裝置的方法，其中所述第一材料包括具有小于10nm的晶粒尺寸的多晶硅，且所述第二材料包括具有在10nm與50nm之間的范圍內的晶粒尺寸的多晶硅。

3.根據權利要求1所述的制造半導體裝置的方法，其中所述隔離層的材料包括旋涂式介電材料。

4.根據權利要求1所述的制造半導體裝置的方法，還包括刻蝕所述隔離層以在所述單獨的柵極的相鄰柵極的間獲得間隙，

其中所述間隙中的至少一者在單獨的柵極中的一者的上部柵極與下部柵極的下部表面的間具有底部表面。

5.根據權利要求4項所述的制造半導體裝置的方法，還包括：

在所述間隙中的所述單獨的柵極及所述隔離層上形成介電層，其中所述單獨的柵極中的所述一者的所述下部柵極的側壁與所述介電層之間的空隙填充有所述隔離層。

6.一種半導體存儲器裝置，包括：

半導體基底，包含自其凸起的有源區域，相鄰的所述有源區域定義其間的溝道；

隔離層，形成于所述半導體基底上及所述溝道中；

浮置柵極，形成于相應的所述有源區域上，每一所述浮置柵極具有依序層疊的下部浮置柵極及上部浮置柵極，所述下部浮置柵極具有小于所述上部浮置柵極的寬度及與所述上部浮置柵極相同的中心線；

柵極間介電層，在所述浮置柵極的頂部表面上及在所述隔離層上，所述柵極間介電層定義相鄰的所述浮置柵極之間的間隙；以及

控制柵電極，在所述浮置柵極的頂部上及所述柵極間介電層的所述間隙中，

其中所述間隙中的至少一者具有底部表面，所述底部表面在所述浮置柵極中的一者的所述下部浮置柵極的頂部表面與底部表面之間，且所述下部浮置柵極的側壁與所述間隙中的所述柵極間介電層之間的空隙填充有所述隔離層的材料。

7.根據權利要求6所述的半導體存儲器裝置，其中所述浮置柵極中的每一者的所述下部浮置柵極及所述上部浮置柵極與相應的所述有源區域自對準。

8.根據權利要求6所述的半導體存儲器裝置，其中所述浮置柵極中的所述一者與所述控制柵電極之間的柵極耦合率部分地基于所述空隙中的所述隔離層的所述填充材料的寬度。

9.根據權利要求6所述的半導體存儲器裝置，還包括定位于所述浮置柵極中的每一者與相應的所述有源區域之間的隧穿絕緣層。

10.一種制造半導體裝置的方法，包括：

在半導體基底上提供物理層，所述物理層具有依序層疊的下層及上層，所述下層包含第一材料，且所述上層包含具有不同于所述第一材料的至少一個特性的第二材料；

在所述物理層上形成保護圖案；以及

控制刻蝕所述物理層的刻蝕工藝，以使得所述第一材料在所述刻蝕工藝期間具有不同于所述第二材料的刻蝕速率，且在所述刻蝕工藝之后所述下層具有不同于所述上層的維度，所述下層及所述上層具有相同的中心線。