[發明專利]用于先進納米閃速存儲器裝置的高速感測技術

有效

• 申請號: 201810146062.1
• 申請日: 2014-01-14
• 公開（公告）號: CN108198581B
• 公開（公告）日: 2023-04-07
• 發明（設計）人: H.V.特蘭;A.利;T.伍;H.Q.阮;V.蒂瓦里
• 申請（專利權）人: 硅存儲技術公司
• 主分類號: G11C7/06
• 分類號: G11C7/06;G11C7/12;G11C16/00;G11C16/06;G11C16/24;G11C16/26;G11C16/28;H10B41/10
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 周學斌;鄭冀之

本發明涉及用于先進納米閃速存儲器裝置的高速感測技術。本發明公開了用于先進納米閃速存儲器裝置的改進的感測電路和改進的位線布局。

本申請為分案申請，其母案的發明名稱為“用于先進納米閃速存儲器裝置的高速感測技術”，申請日為2014年1月14日，申請號為201480005640.X。

優先權聲明

本申請根據《美國法典》第35卷第119和120節要求2013年3月15日提交的美國臨時專利申請序列號61/799,970的優先權，該臨時專利申請以引用方式并入本文。

技術領域

本發明公開了用于先進納米閃速存儲器裝置的改進的感測電路和改進的位線布局。

背景技術

使用浮柵而在其上存儲電荷的閃速存儲器單元以及形成于半導體襯底中的這些非易失性存儲器單元的存儲器陣列在現有技術中是眾所周知的。通常，這些浮柵存儲器單元一直是分裂柵類型或層柵類型。

閃速存儲器裝置通常包括往往容納在半導體內同一金屬層中的平行位線，用于在讀寫操作期間選擇適當的存儲器單元。

圖1描繪了典型的現有技術構型。位線10、20和30彼此大致平行并且彼此相對緊密接近。位線10、20和30通常被制造為半導體管芯內同一金屬層的一部分。位線10、20和30經由連接器40連接到其他電路部件。

圖2以俯視圖描繪了同一現有技術構型。位線10、20和30仍然是彼此大致平行。這些位線的接近性和長度導致寄生電容，此寄生電容可被模型化為電容器15和電容器25。

隨著閃速存儲器的設計變得越來越小且越來越密集，相鄰位線間的寄生電容將變得更為棘手。

需要補償位線間的寄生電容的改進的電路設計。

需要改進的布局設計來減少先進納米閃速存儲器裝置中的寄生電容的量。

發明內容

前述問題和需求通過用于補償相鄰位線間的寄生電容的改進的電路設計得以解決。另外，改進的布局技術還減小了寄生電容。

附圖說明

圖1描繪了現有技術位線布局的立面立面側視圖。

圖2描繪了圖1的現有技術位線布局的俯視圖。

圖3描繪了現有技術感測電路。

圖4描繪了感測電路實施例。

圖5描繪了另一個感測電路實施例。

圖6描繪了另一個感測電路實施例。

圖7描繪了位線布局的一個實施例的立面側視圖。

圖8描繪了圖7的實施例的俯視圖。

圖9描繪了位線布局的一個實施例的立面側視圖。

圖10描繪了圖9的實施例的俯視圖。

圖11描繪了感測框圖。

圖12描繪了用于跟蹤感測信號控制的時序圖。

圖13描繪了字線偏置和位線偏置基于沿位線的位置而變化的曲線圖。

具體實施方式

圖3描繪了現有技術感測電路100。從圖3可以看出，現有技術設計并未對寄生電容進行建模，也未以其他方式將其考慮在內。感測電路100包括存儲器數據讀取塊110、存儲器參考讀取塊120和差分放大器塊130。數據讀取塊110包括電流源111、共源共柵感測NMOS晶體管113、位線箝位NMOS晶體管114、二極管連接的感測負載PMOS晶體管112和電容器115。