[發明專利]半導體裝置

有效

• 申請號: 201810127428.0
• 申請日: 2018-02-07
• 公開（公告）號: CN108400130B
• 公開（公告）日: 2022-07-12
• 發明（設計）人: 鄭基旭;金桐吾;樸碩漢;尹燦植;李基碩;李昊仁;張燽娟;樸濟民;洪鎮宇
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L23/535
• 分類號: H01L23/535
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 劉培培;黃隸凡

本發明提供一種半導體裝置。所述半導體裝置包括：襯底，包括單元區、核心區及位于單元區與核心區之間的邊界區；邊界元件隔離層，位于襯底的邊界區中以將單元區與核心區隔開；高介電常數介電層，位于邊界元件隔離層的至少一部分及襯底的核心區上；第一逸出功金屬圖案，包括與邊界元件隔離層交疊的第一延伸部，第一逸出功金屬圖案位于高介電常數介電層上；以及第二逸出功金屬圖案，包括與邊界元件隔離層交疊的第二延伸部，第二逸出功金屬圖案位于第一逸出功金屬圖案上，其中第一延伸部在從核心區朝單元區的方向上延伸的第一長度與第二延伸部在從核心區朝單元區的方向上延伸的第二長度不同。

[相關申請的交叉參考]

本申請主張在2017年2月8日在韓國知識產權局提出申請的韓國專利申請第10-2017-0017632號的優先權，所述韓國專利申請的公開內容全文并入本案供參考。

技術領域

本發明概念涉及一種半導體裝置及/或制作所述半導體裝置的方法。

背景技術

半導體存儲器元件(例如，動態隨機存取存儲器(dynamic random accessmemory，DRAM))具有單元區及核心區。具體來說，核心區包括其中形成有p型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)晶體管的區以及其中形成有n型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)晶體管的區。近來，使用一種結構，在所述結構中在其中形成有PMOS晶體管的區中設置有p型柵極且在其中形成有NMOS晶體管的區中設置有n型柵極。

另外，隨著半導體存儲器元件的集成度提高，通過晶體管的柵極介電層的泄漏電流(leakage current)增大。因此，利用高介電材料(高介電常數介電材料)形成柵極介電層。

發明內容

本發明概念的一方面提供一種集成度及可靠性得到提高的半導體裝置。

另一方面提供一種用于制作集成度及可靠性得到提高的半導體裝置的方法。

本發明概念的技術問題并不限于以上提及的技術問題，且通過閱讀以下說明，所屬領域中的技術人員將清楚地理解未提及的另一個技術問題。

根據本發明概念的一些示例性實施例，提供一種半導體裝置，所述半導體裝置包括：襯底，包括單元區、核心區及位于所述單元區與所述核心區之間的邊界區；邊界元件隔離層，位于所述邊界區的所述襯底中以將所述單元區與所述核心區隔開；高介電常數介電層，位于所述邊界元件隔離層的至少一部分及所述核心區的所述襯底上；第一逸出功金屬圖案，包括與所述邊界元件隔離層交疊的第一延伸部，所述第一逸出功金屬圖案位于所述高介電常數介電層上；以及第二逸出功金屬圖案，包括與所述邊界元件隔離層交疊的第二延伸部，所述第二逸出功金屬圖案位于所述第一逸出功金屬圖案上，其中所述第一延伸部在從所述核心區朝所述單元區的方向上延伸的第一長度與所述第二延伸部在從所述核心區朝所述單元區的方向上延伸的第二長度不同。

根據本發明概念的一些示例性實施例，提供一種半導體裝置，所述半導體裝置包括：襯底，包括單元區、核心區及位于所述單元區與所述核心區之間的邊界區；邊界元件隔離層，位于所述襯底的所述邊界區中以將所述單元區與所述核心區隔開；高介電常數介電層，位于所述邊界元件隔離層的至少一部分及所述襯底的所述核心區上；第一逸出功金屬圖案，包括與所述邊界元件隔離層交疊的第一延伸部且位于所述襯底上；以及第二逸出功金屬圖案，包括與所述邊界元件隔離層交疊的第二延伸部，所述第二逸出功金屬圖案位于所述第一逸出功金屬圖案上，其中所述邊界元件隔離層包括凹陷部，所述凹陷部不與所述第一延伸部及所述第二延伸部交疊且與所述第一延伸部及所述第二延伸部中的至少一者相鄰。