[發明專利]用于為重定時的電路系統自動實現補償重置的方法和裝置

在審

• 申請號: 201810106551.4
• 申請日: 2018-02-02
• 公開（公告）號: CN108446424A
• 公開（公告）日: 2018-08-24
• 發明（設計）人: M.伊耶爾;S.阿特薩特
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 徐予紅;楊美靈

補償初始化模塊可被自動插入設計中以補償在重置下更改設計行為的寄存器重定時。在集成電路的初始配置和解凍后，設備配置電路系統可提供調整序列長度以及開始信號到初始化模塊以適當重置在集成電路上實現的重定時的用戶邏輯。自動初始化模塊可控制c周期初始化過程并且向用戶邏輯指示何時c周期初始化已完成。用戶邏輯可隨后開始用戶指定的重置序列。在用戶指定的重置序列結束時，在集成電路上實現的用戶邏輯可開始正常操作。備選的是，用戶重置請求可也觸發自動初始化模塊以開始重置過程。

背景技術

本發明涉及集成電路，并且更具體地說，涉及為集成電路設計內的寄存器實現延遲的重置。

從一個技術節點到下一技術節點的每一次轉變已產生了更小的晶體管幾何結構并且因此在集成電路管芯上每單位面積實現的潛在更多功能性。如由減少的互連和單元延遲證明的，同步集成電路已進一步受益于此發展，這已經促成了性能提高。

為進一步提高性能，已提議諸如寄存器重定時的解決方案，其中在組合邏輯的部分之中移動寄存器，由此實現在寄存器之間延遲的更平衡分布，并且因此可在潛在更高的時鐘頻率操作集成電路。

典型地，使用時鐘邊緣觸發的觸發器來實現寄存器。在重定時前，在集成電路上電時，這些數字觸發器也被供電到初始狀態，但此初始狀態可是未知的。因此，重置序列典型地被提供到觸發器以重置觸發器并將它們帶到已知重置狀態。

然而，在重定時后，重定時的集成電路可與在重定時前的集成電路表現不同。在某些情況下，在重定時前提供到觸發器的相同重置序列將不對重定時的觸發器起作用。因此，將希望的是計及在重定時期間移動的觸發器，來為重定時的觸發器提供更新的重置序列并實現使用更新的重置序列來重置重定時的觸發器的電路系統。

本文中的實施例正是出現在此上下文內。

發明內容

本發明一般涉及集成電路，并且更具體地說，涉及用于使用由計算機輔助設計（CAD）工具生成的延遲的重置序列，自動重置重定時的電路系統的方法和裝置。在集成電路設計計算器件上實現的CAD工具經常用于執行寄存器移動操作（例如，寄存器重定時、寄存器復制、寄存器合并）以改進電路設計的總體電路性能。

為使用延遲的重置序列來準確地重置重定時的電路系統，集成電路可包括邏輯電路系統、配置電路系統和初始化模塊。可在每時鐘域基礎上使用原始重置序列來重置邏輯電路系統。邏輯電路系統可將用于給定時鐘域的時鐘信號提供到初始化模塊。初始化模塊可接收可使用初始化模塊內的同步電路來同步到時鐘信號的來自配置電路系統或邏輯電路系統的重置觸發信號（例如，來自配置電路系統的開始信號或來自邏輯電路系統的重置請求信號）。同步電路可生成對應同步的重置觸發信號。

初始化模塊可包括接收同步的重置觸發信號的計數器電路。編程邏輯電路系統以實現定制邏輯功能的配置電路系統也可提供對應于原始重置序列的計數值到計數器電路。初始化模塊可被插進在邏輯電路系統與配置電路系統之間以將原始重置序列自動延遲計數值數量的時鐘周期。因此，初始化模塊中的計數器電路可提供計數信號到初始化模塊中的重置控制電路。

計數器電路已計數c個時鐘周期時，重置控制電路可斷言輸送到邏輯電路系統的輸出信號（例如，重置控制信號）。響應于去斷言的重置觸發信號，重置控制電路可去斷言輸出信號。這構成在重置控制信號與重置觸發信號之間的握手操作。

邏輯電路系統可包括重置狀態機，其接收來自重置控制電路的重置控制信號（或簡稱為控制信號）。重置狀態機可響應于指示在用戶邏輯電路的操作期間的錯誤的接收的錯誤信號，輸出請求信號。重置狀態機也可將重置信號輸出到用戶邏輯電路，更具體地說，到用戶邏輯電路內的寄存器，以實現重置序列（例如，調整序列、原始序列等）。

從附圖和下面的詳細描述中，本發明的另外的特征、它的性質和各種優勢將更加顯而易見。

本發明提供了如下的技術方案：

1. 一種集成電路，包括：