[發明專利]用于為重定時的電路系統自動實現補償重置的方法和裝置

在審

• 申請號: 201810106551.4
• 申請日: 2018-02-02
• 公開（公告）號: CN108446424A
• 公開（公告）日: 2018-08-24
• 發明（設計）人: M.伊耶爾;S.阿特薩特
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 徐予紅;楊美靈

1.一種集成電路，包括：

使用重置序列被重置的邏輯電路系統；

配置電路系統，所述配置電路系統編程所述邏輯電路系統以實現定制邏輯功能，并且所述配置電路系統提供計數值c；以及

初始化模塊，所述初始化模塊被插進在所述邏輯電路系統與所述配置電路系統之間，并且所述初始化模塊自動將所述重置序列延遲c個時鐘周期。

2.根據權利要求1所述的集成電路，其中所述初始化模塊接收來自所述邏輯電路系統的時鐘信號。

3.根據權利要求1-2中任一項所述的集成電路，其中所述初始化模塊接收來自所述配置電路系統和所述邏輯電路系統中的選擇的一個的重置觸發信號。

4.根據權利要求3所述的集成電路，其中所述重置觸發信號包括從所述配置電路系統輸送到所述初始化模塊的開始信號。

5.根據權利要求3所述的集成電路，其中所述重置觸發信號包括從所述邏輯電路系統輸送到所述初始化模塊的請求信號。

6.根據權利要求3所述的集成電路，其中所述初始化模塊包括用于同步所述重置觸發信號與所述時鐘信號以產生同步的重置觸發信號的同步電路。

7.根據權利要求3所述的集成電路，其中所述初始化模塊進一步包括由所述同步的重置觸發信號啟用的計數器電路。

8.根據權利要求7所述的集成電路，其中所述初始化模塊進一步包括監視所述計數器電路何時已計數c個時鐘周期的重置控制電路。

9.根據權利要求8所述的集成電路，其中所述重置控制電路接收所述重置觸發信號并執行與所述重置觸發信號的握手協議。

10.根據權利要求9所述的集成電路，其中所述重置控制電路在所述計數器電路已計數c個時鐘周期時斷言輸出信號，并且響應于所述重置觸發信號的去斷言，所述重置控制電路去斷言所述輸出信號，并且其中所述輸出信號被輸送到所述邏輯電路系統。

11.一種操作包括邏輯電路系統、配置電路系統和初始化模塊的集成電路的方法，所述方法包括：

利用所述配置電路系統，編程所述邏輯電路系統以實現定制邏輯功能；

利用所述配置電路系統，提供計數值c；

利用所述初始化模塊，如果所述計數值c大于零，則自動將重置序列延遲c個時鐘周期，其中所述初始化模塊耦合在所述邏輯電路系統與所述配置電路系統之間；以及

在所述c個時鐘周期延遲后，使用所述重置序列，重置所述邏輯電路系統。

12. 根據權利要求11所述的方法，進一步包括：

利用所述配置電路系統，斷言指示所述邏輯電路系統的所述編程何時完成的配置完成信號；以及

利用所述配置電路系統，在緊跟在所述配置完成信號的所述斷言后的解凍周期后，斷言初始化完成信號。

13. 根據權利要求11-12中任一項所述的方法，進一步包括：

利用所述初始化模塊中的計數器電路，生成計數器輸出；以及

利用所述初始化模塊中的重置控制電路，接收來自所述計數器電路的所述計數器輸出和來自所述邏輯電路系統的請求信號。

14. 根據權利要求13所述的方法，進一步包括：

響應于確定所述計數器輸出等于零，使用所述重置控制電路斷言重置控制信號；以及

響應于確定所述請求信號被去斷言，去斷言所述重置控制信號。