[發(fā)明專利]多核系統(tǒng)的調(diào)試方法和終端設(shè)備

在審

• 申請(qǐng)?zhí)枺?/td>: 201810104527.7
• 申請(qǐng)日: 2018-02-01
• 公開（公告）號(hào): CN110109783A
• 公開（公告）日: 2019-08-09
• 發(fā)明（設(shè)計(jì)）人: 彭宇龍;韓杰;朱紫萱;劉蒙
• 申請(qǐng)（專利權(quán)）人: 北京視聯(lián)動(dòng)力國際信息技術(shù)有限公司
• 主分類號(hào): G06F11/22
• 分類號(hào): G06F11/22
• 代理公司: 北京潤澤恒知識(shí)產(chǎn)權(quán)代理有限公司 11319
• 代理人: 莎日娜

發(fā)明實(shí)施例提供了一種多核系統(tǒng)的調(diào)試方法和終端設(shè)備，涉及通信領(lǐng)域，為解決多核系統(tǒng)外設(shè)調(diào)試端口數(shù)量過多的問題而發(fā)明。多核系統(tǒng)包括兩個(gè)以上核心處理器，一個(gè)FPGA和一個(gè)撥碼開關(guān)，F(xiàn)PGA上設(shè)置一個(gè)外部調(diào)試端口，F(xiàn)PGA上還設(shè)置有兩個(gè)以上內(nèi)部調(diào)試端口，兩個(gè)以上核心處理器分別通過一個(gè)內(nèi)部調(diào)試端口與FPGA相連，F(xiàn)PGA接收用戶通過撥碼開關(guān)發(fā)送的編碼指令；FPGA從兩個(gè)以上核心處理器中選取目標(biāo)核心處理器；FPGA獲取目標(biāo)核心處理器的調(diào)試數(shù)據(jù)，將該調(diào)試數(shù)據(jù)通過調(diào)試設(shè)備發(fā)送給用戶，使用戶根據(jù)調(diào)試數(shù)據(jù)對(duì)目標(biāo)核心處理器進(jìn)行調(diào)試。本實(shí)施例提供的技術(shù)方案可以應(yīng)用對(duì)多核系統(tǒng)進(jìn)行調(diào)試的過程中。

技術(shù)領(lǐng)域

本發(fā)明實(shí)施例涉及通信領(lǐng)域，尤其涉及一種多核系統(tǒng)的調(diào)試方法和終端設(shè)備。

背景技術(shù)

多核系統(tǒng)是一種由多個(gè)核心處理器組成的系統(tǒng)，各個(gè)核心處理器之間可以協(xié)同工作，從而達(dá)到高效運(yùn)算、實(shí)時(shí)處理的目的。

在實(shí)際的使用過程中，多核系統(tǒng)的每個(gè)核心處理器都需要進(jìn)行調(diào)試和維護(hù)，現(xiàn)有技術(shù)對(duì)多核系統(tǒng)的調(diào)試方法是：每個(gè)核心處理器包括一個(gè)外部調(diào)試端口，該外部調(diào)試端口設(shè)置在多核系統(tǒng)的設(shè)備機(jī)箱上，當(dāng)需要對(duì)某個(gè)核心處理器進(jìn)行調(diào)試或者維護(hù)時(shí)，用戶將調(diào)試設(shè)備連接到核心處理器對(duì)應(yīng)的外部調(diào)試端口，通過該外部調(diào)試端口對(duì)該核心處理器進(jìn)行操作。

然而，在實(shí)現(xiàn)本發(fā)明的過程中，發(fā)明人發(fā)現(xiàn)，現(xiàn)有技術(shù)提供的對(duì)多核系統(tǒng)進(jìn)行調(diào)試的方法，由于每個(gè)核心處理器都需要外設(shè)一個(gè)調(diào)試端口，導(dǎo)致外部端口數(shù)量過多，另外，當(dāng)核心處理器數(shù)量過多時(shí)，為每個(gè)核心處理器設(shè)置外部接口幾乎是不可能實(shí)現(xiàn)的。

發(fā)明內(nèi)容

本發(fā)明實(shí)施例提供一種多核系統(tǒng)的調(diào)試方法和終端設(shè)備，以解決多核系統(tǒng)外設(shè)調(diào)試端口數(shù)量過多的問題。

為了解決上述問題，本發(fā)明公開了一種多核系統(tǒng)的調(diào)試方法，其中，所述多核系統(tǒng)包括兩個(gè)以上核心處理器，所述多核系統(tǒng)還包括一個(gè)現(xiàn)場(chǎng)可編程門陣列FPGA和一個(gè)與所述FPGA相連的撥碼開關(guān)，所述FPGA上設(shè)置一個(gè)外部調(diào)試端口，所述外部調(diào)試端口用于連接調(diào)試設(shè)備，所述FPGA上還設(shè)置有兩個(gè)以上內(nèi)部調(diào)試端口，所述兩個(gè)以上核心處理器分別通過一個(gè)所述內(nèi)部調(diào)試端口與所述FPGA相連，所述方法包括如下步驟：所述FPGA接收用戶通過所述撥碼開關(guān)發(fā)送的編碼指令，其中，所述撥碼開關(guān)的編碼指令預(yù)先分別與每個(gè)所述核心處理器進(jìn)行了匹配；所述FPGA從所述兩個(gè)以上核心處理器中選取與所述編碼指令對(duì)應(yīng)的目標(biāo)核心處理器；所述FPGA獲取所述目標(biāo)核心處理器的調(diào)試數(shù)據(jù)，將該調(diào)試數(shù)據(jù)通過所述調(diào)試設(shè)備發(fā)送給所述用戶，使所述用戶根據(jù)所述調(diào)試數(shù)據(jù)對(duì)所述目標(biāo)核心處理器進(jìn)行調(diào)試。

進(jìn)一步地，所述FPGA接收用戶通過所述撥碼開關(guān)發(fā)送的編碼指令之前，還包括：所述FPGA接收每個(gè)所述核心處理器發(fā)送的調(diào)試數(shù)據(jù)；所述FPGA將每個(gè)所述核心處理器的調(diào)試數(shù)據(jù)存儲(chǔ)到本地的固態(tài)存儲(chǔ)其中，并生成日志；則所述FPGA獲取所述目標(biāo)核心處理器的調(diào)試數(shù)據(jù)具體為：所述FPGA從所述固態(tài)存儲(chǔ)器中，獲取所述目標(biāo)核心處理器的調(diào)試數(shù)據(jù)。

進(jìn)一步地，所述多核系統(tǒng)還包括：顯示部件，所述顯示部件與所述撥碼開關(guān)相連，用于指示撥碼開關(guān)選擇的核心處理器。

進(jìn)一步地，所述內(nèi)部調(diào)試端口和外部調(diào)試端口包括：通用異步收發(fā)傳輸器UART端口，或者RS-232端口。

另一方面，為了解決上述問題，本發(fā)明公開了一種終端設(shè)備，包括兩個(gè)以上核心處理器，所述多核系統(tǒng)還包括一個(gè)現(xiàn)場(chǎng)可編程門陣列FPGA和一個(gè)與所述FPGA相連的撥碼開關(guān)，所述FPGA上設(shè)置一個(gè)外部調(diào)試端口，所述外部調(diào)試端口用于連接調(diào)試設(shè)備，所述FPGA上還設(shè)置有兩個(gè)以上內(nèi)部調(diào)試端口，所述兩個(gè)以上核心處理器分別通過一個(gè)所述內(nèi)部調(diào)試端口與所述FPGA相連，所述FPGA還包括：

第一接收模塊，用于接收用戶通過所述撥碼開關(guān)發(fā)送的編碼指令，其中，所述撥碼開關(guān)的編碼指令預(yù)先分別與每個(gè)所述核心處理器進(jìn)行了匹配；