[發(fā)明專利]多核系統(tǒng)的調(diào)試方法和終端設(shè)備在審
| 申請?zhí)枺?/td> | 201810104527.7 | 申請日： | 2018-02-01 |
| 公開（公告）號： | CN110109783A | 公開（公告）日： | 2019-08-09 |
| 發(fā)明（設(shè)計）人： | 彭宇龍;韓杰;朱紫萱;劉蒙 | 申請（專利權(quán)）人： | 北京視聯(lián)動力國際信息技術(shù)有限公司 |
| 主分類號： | G06F11/22 | 分類號： | G06F11/22 |
| 代理公司： | 北京潤澤恒知識產(chǎn)權(quán)代理有限公司 11319 | 代理人： | 莎日娜 |
| 地址： | 100000 北京市東城區(qū)*** | 國省代碼： | 北京;11 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 多核系統(tǒng) 核心處理器 調(diào)試端口 調(diào)試數(shù)據(jù) 調(diào)試 撥碼開關(guān) 目標核心 終端設(shè)備 處理器 編碼指令 調(diào)試設(shè)備 獲取目標 接收用戶 通信領(lǐng)域 外設(shè) 發(fā)送 外部 應(yīng)用 | ||
1.一種多核系統(tǒng)的調(diào)試方法，其中，所述多核系統(tǒng)包括兩個以上核心處理器，其特征在于，所述多核系統(tǒng)還包括一個現(xiàn)場可編程門陣列FPGA和一個與所述FPGA相連的撥碼開關(guān)，所述FPGA上設(shè)置一個外部調(diào)試端口，所述外部調(diào)試端口用于連接調(diào)試設(shè)備，所述FPGA上還設(shè)置有兩個以上內(nèi)部調(diào)試端口，所述兩個以上核心處理器分別通過一個所述內(nèi)部調(diào)試端口與所述FPGA相連，所述方法包括如下步驟：
所述FPGA接收用戶通過所述撥碼開關(guān)發(fā)送的編碼指令，其中，所述撥碼開關(guān)的編碼指令預(yù)先分別與每個所述核心處理器進行了匹配；
所述FPGA從所述兩個以上核心處理器中選取與所述編碼指令對應(yīng)的目標核心處理器；
所述FPGA獲取所述目標核心處理器的調(diào)試數(shù)據(jù)，將該調(diào)試數(shù)據(jù)通過所述調(diào)試設(shè)備發(fā)送給所述用戶，使所述用戶根據(jù)所述調(diào)試數(shù)據(jù)對所述目標核心處理器進行調(diào)試。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述FPGA接收用戶通過所述撥碼開關(guān)發(fā)送的編碼指令之前，還包括：
所述FPGA接收每個所述核心處理器發(fā)送的調(diào)試數(shù)據(jù)；
所述FPGA將每個所述核心處理器的調(diào)試數(shù)據(jù)存儲到本地的固態(tài)存儲其中，并生成日志；
則所述FPGA獲取所述目標核心處理器的調(diào)試數(shù)據(jù)具體為：
所述FPGA從所述固態(tài)存儲器中，獲取所述目標核心處理器的調(diào)試數(shù)據(jù)。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述多核系統(tǒng)還包括：顯示部件，所述顯示部件與所述撥碼開關(guān)相連，用于指示撥碼開關(guān)選擇的核心處理器。
4.根據(jù)權(quán)利要求1-3中任意一項所述的方法，其特征在于，所述內(nèi)部調(diào)試端口和外部調(diào)試端口包括：通用異步收發(fā)傳輸器UART端口，或者RS-232端口。
5.一種終端設(shè)備，包括兩個以上核心處理器，其特征在于，所述多核系統(tǒng)還包括一個現(xiàn)場可編程門陣列FPGA和一個與所述FPGA相連的撥碼開關(guān)，所述FPGA上設(shè)置一個外部調(diào)試端口，所述外部調(diào)試端口用于連接調(diào)試設(shè)備，所述FPGA上還設(shè)置有兩個以上內(nèi)部調(diào)試端口，所述兩個以上核心處理器分別通過一個所述內(nèi)部調(diào)試端口與所述FPGA相連，所述FPGA還包括：
第一接收模塊，用于接收用戶通過所述撥碼開關(guān)發(fā)送的編碼指令，其中，所述撥碼開關(guān)的編碼指令預(yù)先分別與每個所述核心處理器進行了匹配；
查找模塊，用于從所述兩個以上核心處理器中選取與所述編碼指令對應(yīng)的目標核心處理器；
處理模塊，用于獲取所述目標核心處理器的調(diào)試數(shù)據(jù)，將該調(diào)試數(shù)據(jù)通過所述調(diào)試設(shè)備發(fā)送給所述用戶，使所述用戶根據(jù)所述調(diào)試數(shù)據(jù)對所述目標核心處理器進行調(diào)試。
6.根據(jù)權(quán)利要求5所述的終端設(shè)備，其特征在于，所述FPGA還包括：
第二接收模塊，用于接收每個所述核心處理器發(fā)送的調(diào)試數(shù)據(jù)；
存儲模塊，用于將每個所述核心處理器的調(diào)試數(shù)據(jù)存儲到本地的固態(tài)存儲其中，并生成日志；
則所述處理模塊，具體用于從所述固態(tài)存儲器中，獲取所述目標核心處理器的調(diào)試數(shù)據(jù)。
7.根據(jù)權(quán)利要求5所述的終端設(shè)備，其特征在于，還包括：顯示部件，所述顯示部件與所述撥碼開關(guān)相連，用于指示撥碼開關(guān)選擇的核心處理器。
8.根據(jù)權(quán)利要求5-7中任意一項所述的終端設(shè)備，其特征在于，所述內(nèi)部調(diào)試端口和外部調(diào)試端口包括：通用異步收發(fā)傳輸器UART端口，或者RS232端口。
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