[發(fā)明專利]鎖存器電路及集成電路有效
| 申請?zhí)枺?/td> | 201810097732.5 | 申請日： | 2018-01-31 |
| 公開（公告）號： | CN110098829B | 公開（公告）日： | 2023-01-24 |
| 發(fā)明（設(shè)計）人： | 楊炳君;崔浩;錢豐 | 申請（專利權(quán)）人： | 龍芯中科技術(shù)股份有限公司 |
| 主分類號： | H03K19/0175 | 分類號： | H03K19/0175 |
| 代理公司： | 北京同立鈞成知識產(chǎn)權(quán)代理有限公司 11205 | 代理人： | 董建姣;劉芳 |
| 地址： | 100095 北京市海淀*** | 國省代碼： | 北京;11 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 鎖存器 電路 集成電路 | ||
1.一種鎖存器電路，其特征在于，包括：輸入邏輯組合單元、鎖存器單元、輸出邏輯組合單元和模式控制單元，其中，
所述輸入邏輯組合單元包括功能信號輸入端、測試信號輸入端和輸入端組，所述輸入邏輯組合單元通過所述輸入端組以及所述模式控制單元中與所述輸入端組對應(yīng)的輸出端組與所述模式控制單元連接；所述輸入邏輯組合單元在所述模式控制單元的控制下輸出功能信號或測試信號；所述輸入邏輯組合單元的輸出端與所述鎖存器單元的輸入端連接；
所述鎖存器單元的第一輸出端與所述輸出邏輯組合單元的第一輸出單元連接，所述第一輸出單元的輸出端輸出所述測試信號對應(yīng)的測試結(jié)果；
所述鎖存器單元的第二輸出端與所述輸出邏輯組合單元的第二輸出單元連接，所述第二輸出單元的輸出端輸出所述功能信號對應(yīng)的功能結(jié)果，所述鎖存器單元的第一輸出端和第二輸出端的相位不同；
所述模式控制單元包括第一輸出端和第二輸出端，所述輸入邏輯組合單元包括第一與門、第二與門、以及或門，其中，
所述第一與門包括所述測試信號輸入端、以及所述輸入端組中的第一輸入端，所述輸入端組中的第一輸入端與所述模式控制單元的輸出端組中的第一輸出端連接；
所述第二與門包括所述功能信號輸入端、以及所述輸入端組中的第二輸入端，所述輸入端組中的第二輸入端與所述模式控制單元的輸出端組中的第二輸出端連接，所述模式控制單元的輸出端組的第一輸出端和第二輸出端輸出信號的相位相反；
所述第一與門的輸出端與所述或門的第一輸入端連接，所述第二與門的輸出端分別與所述或門的第二輸入端連接；
所述或門的輸出端與所述鎖存器單元的輸入端連接。
2.根據(jù)權(quán)利要求1所述的鎖存器電路，其特征在于，所述輸出邏輯組合單元的第一輸出單元包括第一反相器，其中，
所述第一反相器的輸入端與所述鎖存器單元的第一輸出端連接；
所述第一反相器的輸出端輸出所述測試結(jié)果。
3.根據(jù)權(quán)利要求2所述的鎖存器電路，其特征在于，所述輸出邏輯組合單元的第一輸出單元還包括與非門，其中，
所述與非門的第一輸入端與所述鎖存器單元的第一輸出端連接，所述與非門的第二輸入端與所述模式控制單元的第一輸出端連接；
所述與非門的輸出端與所述第一反相器的輸入端連接，所述第一反相器的輸出端輸出所述測試結(jié)果。
4.根據(jù)權(quán)利要求1所述的鎖存器電路，其特征在于，所述輸出邏輯組合單元的第二輸出單元包括第二反相器，其中，
所述第二反相器的輸入端與所述鎖存器單元的第二輸出端連接；
所述第二反相器的輸出端輸出所述功能結(jié)果。
5.根據(jù)權(quán)利要求1所述的鎖存器電路，其特征在于，所述鎖存器單元包括第一傳輸門、第二傳輸門、第三反相器和時鐘單元，其中，
所述第一傳輸門的輸入端與所述輸入邏輯組合單元的輸出端連接，所述第一傳輸門的控制端與所述時鐘單元的第一輸出端連接；
所述第一傳輸門的輸出端分別與所述第二輸出單元的輸入端和所述第三反相器的輸入端連接；
所述第三反相器的輸出端與所述第一輸出單元的輸入端連接；
所述第二傳輸門的輸入端分別與所述第三反相器的輸出端和所述第一輸出單元的輸入端連接，所述第二傳輸門的控制端與所述時鐘單元的第二輸出端連接，所述時鐘單元的第一輸出端和第二輸出端輸出信號的相位相反，所述第二傳輸門的輸出端與所述第二輸出單元的輸入端連接。
6.根據(jù)權(quán)利要求5所述的鎖存器電路，其特征在于，所述鎖存器單元的第一輸出端為所述第三反相器的輸出端。
7.根據(jù)權(quán)利要求5所述的鎖存器電路，其特征在于，所述鎖存器單元的第二輸出端為所述第一傳輸門的輸出端或所述第二傳輸門的輸出端。
8.根據(jù)權(quán)利要求5所述的鎖存器電路，其特征在于，所述第一傳輸門為互補(bǔ)金屬氧化物半導(dǎo)體CMOS傳輸門，和/或，所述第二傳輸門為CMOS傳輸門。
9.一種集成電路，其特征在于，包括第一鎖存器電路第二鎖存器電路、功能路徑和掃描鏈，所述第一鎖存器電路與所述第二鎖存器電路為權(quán)利要求1-8任一項所述的鎖存器電路，其中，
所述第一鎖存器電路的輸出邏輯組合單元的第一輸出端與所述掃描鏈的輸入端連接，所述掃描鏈的輸出端與所述第二鎖存器電路的輸入邏輯組合單元的測試信號輸入端連接；
所述第一鎖存器電路的輸出邏輯組合單元的第二輸出端與所述功能路徑的輸入端連接，所述功能路徑的輸出端與所述第二鎖存器電路的輸入邏輯組合單元的功能信號輸入端連接。
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