[發明專利]一種浮柵的形成方法

有效

• 申請號: 201810097674.6
• 申請日: 2018-01-31
• 公開（公告）號: CN108321087B
• 公開（公告）日: 2019-03-26
• 發明（設計）人: 張超然;羅清威;李赟;劉杰;周俊
• 申請（專利權）人: 武漢新芯集成電路制造有限公司
• 主分類號: H01L21/321
• 分類號: H01L21/321;H01L21/28;H01L29/423
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

本發明提供一種浮柵的形成方法，包括：提供一襯底，所述襯底包括存儲區和外圍電路區，所述存儲區和所述外圍電路區均包含有隔離結構；在所述襯底上形成多晶硅層，所述多晶硅層覆蓋所述存儲區和外圍電路區；對所述多晶硅層進行化學機械研磨，使所述外圍電路區所述隔離結構上剩余部分多晶硅層；對所述多晶層和隔離結構進行回刻，至剩余部分厚度的所述多晶硅層。本發明改善了化學機械研磨后所述存儲區和所述外圍電路區多晶硅層的均勻性，提高了產品的性能和良率。

技術領域

本發明涉及半導體制造技術領域，特別涉及一種浮柵的形成方法。

背景技術

近年來，在半導體集成電路的存儲器件中，閃存的發展尤為迅速。閃存的主要特點是在不加電的情況下能長期保持存儲的信息，且具有集成度高、存取速度快、易于擦除和重寫等優點，因而在微機、自動化控制等多項領域得到了廣泛的應用。典型的閃存是以摻雜多晶硅制作浮柵(Floating Gate)與控制柵(Control Gate)，浮柵用于存儲數據，控制柵與字線相連，用于控制浮柵。

在現有閃存工藝中，通過淀積多晶硅后，再由化學機械研磨的方式形成浮柵。但是由于不同區域研磨速率的差異會造成存儲區和外圍電路區的剩余多晶硅厚度存在臺階差，當存儲區多晶硅厚度滿足浮柵要求時，外圍電路區多晶硅過薄，過薄的外圍電路區多晶硅在去除時容易導致有源區硅的損傷，從而導致器件無法正常開啟，甚至導致器件失效。

發明內容

為解決上述問題，本發明提供一種浮柵的形成方法，包括以下步驟：

提供一襯底，所述襯底包括存儲區和外圍電路區，所述存儲區和所述外圍電路區均包含有隔離結構；

在所述襯底上形成多晶硅層，所述多晶硅層覆蓋所述存儲區和外圍電路區；

對所述多晶硅層進行化學機械研磨，使所述外圍電路區所述隔離結構上剩余部分多晶硅層；

對所述多晶硅層和隔離結構進行回刻，至剩余部分厚度的所述多晶硅層。

優選的，對所述多晶硅層和隔離結構進行回刻采用的刻蝕選擇比為1:1。

優選的，采用干法刻蝕對所述多晶硅層和隔離結構進行回刻。

優選的，外圍電路區所述隔離結構上剩余部分多晶硅層在回刻中去除

優選的，回刻后所述存儲區剩余部分厚度的所述多晶硅層即為浮柵層，厚度范圍為

優選的，所述化學機械研磨之后，所述存儲區多晶硅層的上表面高于或者等于所述存儲區上的所述隔離結構的上表面。

優選的，在所述襯底上形成多晶硅層之前，所述浮柵的形成方法還包括：在所述襯底上形成柵極氧化層。

優選的，所述化學機械研磨的時間為60s-80s。

優選的，所述隔離結構為淺溝槽隔離結構，所述淺溝槽隔離結構的材質為氧化硅。

優選的，所述存儲區和所述外圍電路區的隔離結構在同一步驟中形成。

綜上所述，本發明提供一種浮柵的形成方法，在襯底上形成多晶硅層，對所述多晶硅層進行化學機械研磨，使所述外圍電路區隔離結構上剩余部分多晶硅層，然后對所述多晶硅層和隔離結構進行回刻，至剩余部分厚度的所述多晶硅層。本發明改善了化學機械研磨后所述存儲區和所述外圍電路區多晶硅層的均勻性，提高了產品的性能和良率。

進一步的，本發明通過控制對所述多晶硅層的化學機械研磨時間，降低存儲區多晶硅層和外圍電路區多晶硅層的高度差。

進一步的，本發明通過對所述多晶硅層和所述隔離結構采用刻蝕選擇比1:1進行回刻，得到相應厚度的浮柵多晶硅層的同時去除了外圍電路區隔離結構上的剩余多晶硅層，并使外圍電路區多晶硅層有足夠的厚度，避免其在后續刻蝕去除時對襯底的損傷。