[發明專利]半導體器件及其制造方法

有效

• 申請號: 201810097658.7
• 申請日: 2018-01-31
• 公開（公告）號: CN110098175B
• 公開（公告）日: 2021-08-20
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L23/532
• 分類號: H01L23/532;H01L21/768;H01L27/088;H01L27/11521
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

本發明提供一種半導體器件及其制造方法，所述制造方法中，在形成第一導電結構之后，先利用層間介質層形成介質溝槽，在介質溝槽的側壁上依次形成犧牲側墻和隔離側墻并在介質溝槽的剩余空間中形成第二導電結構，在移除所述犧牲側墻后的位置形成氣隙，并使用覆蓋層密封所述氣隙的頂部，利用這種氣隙的介電常數低的優點，減小第一導電結構和第二導電結構之間的寄生電容，進而有效地改善器件性能，適用于7nm及以下技術節點的FINFET器件等半導體器件的制造。本發明的半導體器件，利用第二導電結構和第一導電結構之間存在的氣隙，減小第一導電結構和第二導電結構之間的寄生電容，進而提高器件性能。

技術領域

本發明涉及集成電路制造技術領域，尤其涉及一種半導體器件及其制造方法。

背景技術

通常，半導體器件包括第一導電結構和第二導電結構，其中每個第二導電結構通常形成在兩個第一導電結構之間，并且在第一導電結構和第二導電結構之間插入有電介質層，第一導電結構可以包括柵、位線、金屬線等，第二導電結構可以包括接觸插塞、儲存節點接觸插塞、位線接觸插塞、電連接兩條金屬線的導電通孔結構等。隨著半導體器件高度集成，第一導電結構與第二導電結構之間的距離逐漸地減小，導致第一導電結構與第二導電結構之間的寄生電容增加，進而影響半導體器件的性能。

發明內容

本發明的目的在于提供一種半導體器件及其制造方法，能夠減小相鄰的導電結構之間的寄生電容，改善器件性能。

為了實現上述目的，本發明提供一種半導體器件的制造方法，包括以下步驟：

提供一半導體襯底，在所述半導體襯底表面上形成第一導電結構；

在所述半導體襯底和第一導電結構上覆蓋層間介質層；

刻蝕所述第一導電結構兩側的層間介質層至所述半導體襯底的表面，以形成介質溝槽；

在所述介質溝槽的側壁上依次形成犧牲側墻和隔離側墻；

在所述介質溝槽中形成第二導電結構；

去除所述犧牲側墻，以形成氣隙；

形成一覆蓋層，所述覆蓋層位于所述氣隙的頂部并密封所述氣隙頂部。

可選的，所述第一導電結構為柵極堆疊結構或金屬線；所述第二導電結構為底部電接觸柵極堆疊結構、源漏區和金屬線中的至少一種的導電插塞。

可選的，當所述第一導電結構為柵極堆疊結構時，所述第一導電結構的側壁上形成有柵極側墻，在刻蝕所述第一導電結構兩側的層間介質層至所述半導體襯底的表面，以形成介質溝槽時，還刻蝕去除所述柵極側墻。

可選的，當所述第一導電結構為柵極堆疊結構時，在所述半導體襯底和第一導電結構上覆蓋層間介質層之前，形成至少部分位于所述第一導電結構兩側的半導體襯底中的源漏區，形成的所述介質溝槽的底部暴露出所述源漏區的部分頂部表面或者全部頂部表面。

可選的，當所述第一導電結構為金屬柵極堆疊結構時，采用先柵工藝或者后柵工藝在所述半導體襯底表面上形成第一導電結構。

可選的，在所述半導體襯底和第一導電結構上覆蓋層間介質層之前，先形成覆蓋在所述半導體襯底和第一導電結構上的接觸刻蝕停止層；形成所述介質溝槽時，依次刻蝕所述第一導電結構兩側的層間介質層和接觸刻蝕停止層至所述半導體襯底的表面，以形成所述介質溝槽。

可選的，在覆蓋所述層間介質層之后，且在刻蝕所述層間介質層之前，還在所述層間介質層的表面上形成一掩膜層。

可選的，在所述介質溝槽的側壁上依次形成犧牲側墻和隔離側墻的步驟包括：

在所述介質溝槽和所述層間介質層的表面上依次形成阻擋保護層和犧牲材料層；

刻蝕所述犧牲材料層，以在所述介質溝槽的側壁上形成犧牲側墻；