[發明專利]雙緩沖數據驅動鄰接互連接口電路

有效

• 申請號: 201810093398.6
• 申請日: 2018-01-31
• 公開（公告）號: CN108399281B
• 公開（公告）日: 2023-05-12
• 發明（設計）人: 山蕊;鄧軍勇;朱筠;謝曉燕;楊博文
• 申請（專利權）人: 西安郵電大學
• 主分類號: G06F30/34
• 分類號: G06F30/34
• 代理公司: 北京思海天達知識產權代理有限公司 11203
• 代理人: 劉萍

雙緩沖數據驅動鄰接互連接口電路主要適用于可重構陣列處理器結構中相鄰處理元之間的數據傳遞，屬于集成電路設計技術領域。目的在于通過雙緩沖策略一方面實現數據的乒乓存儲，另一方面截斷數據驅動接口內部過長的組合反饋鏈，以此提高電路工作頻率、降低數據傳遞延遲。本設計由2個數據寄存器、2個有效信號寄存器、1個有效信號選擇器、1個數據選擇器、1個輸入選擇寄存器、1個輸出選擇寄存器、1個應答信號寄存器和一些輔助電路構成，利用雙緩沖數據緩存結構有效截斷了數據驅動鄰接互連接口電路中過長的組合反饋鏈，提高電路工作頻率的同時實現了相鄰處理元間數據的近乎零延遲訪問。

技術領域

本發明屬于集成電路設計技術領域，尤其涉及到可重構計算結構中相鄰處理元之間的數據傳遞。

背景技術

通用處理器通過軟件編程實現算法的計算，具有較高的靈活性。而計算機體系結構從單一處理核向多核、眾核體系結構的發展，一定程度上提升了通用處理器的并行性，但是面向日益增長的數據密集型和計算密集型應用，通用處理器表現出明顯的性能劣勢。專用處理器具有較優的性能，但是一旦設計完成，電路功能確定，不能更改。如果算法發生變化，則需要重新進行電路設計，設計周期長，成本高。難以滿足不斷革新的新應用發展需求。

可重構計算能夠在電路設計完成后，通過重構信息對電路的功能進行改變，以適用不同的應用計算。因此，可重構計算結構兼具通用處理器的靈活性和專用集成電路的高效性，是未來體系結構的發展方向。可重構計算體系結構中數據通信大多采用鄰接互連或者短線交叉互連實現。

隨著多媒體應用的日趨復雜、數據量的不斷飆升，處理元間的數據交互愈加頻繁。處理元間的數據交互延遲對整個計算時間產生的影響越來越大。因此，需要研究一種高效的鄰接互連實現結構，盡可能降低處理元間的數據交互延遲，以此降低計算時間。

發明內容

本發明涉及到雙緩沖數據驅動鄰接互連接口電路，目的在于通過雙緩沖策略一方面實現數據的乒乓存儲，另一方面截斷數據驅動接口內部過長的組合反饋鏈，以此提高電路工作頻率、降低數據傳遞延遲。

本發明實施例是這樣實現的，雙緩沖數據驅動鄰接互連接口電路的功能是接收來自上一級處理單元送來的數據。當內部兩個緩沖區至少一個為空時，接收該數據，并向上一級處理單元發送一個應答信號表示該數據已經被正常接收；當內部兩個緩沖區全部被占用時，不能接收該數據，則一直等待，直到內部兩個緩沖區至少一個為空時，才能接收該數據，并向上一級處理單元發送一個應答信號表示該數據已經被正常接收。兩個緩沖區輪流接收來自上一級處理單元的數據，并輪流發送給本級處理單元內部的計算模塊。

所述的雙緩沖數據驅動鄰接互連接口電路，由2個數據寄存器、2個有效信號寄存器、1個有效信號選擇器、1個數據選擇器、1個輸入選擇寄存器、1個輸出選擇寄存器、1個應答信號寄存器和一些輔助電路構成。

其中，1個數據寄存器和1個有效信號寄存器構成一個緩沖區。緩沖區1的數據寄存器輸出信號為InDatR1，輸入信號D為來自外部輸入的數據InDat，輸入信號EN來自于輸出選擇寄存器的輸出信號flag_o取“反”后與輸入信號ready_i進行“與”操作，并將“與”的結果和有效信號寄存器輸出信號為InputVldR1取“反”后的結果進行“或”操作的結果。緩沖區1的有效信號寄存器輸出信號為InputVldR1，輸入信號D來自于應答信號寄存器的輸出信號rdy_r取“反”后與輸入數據有效信號Invlid進行“與”操作，并將“與”的結果和輸入選擇寄存器的輸出信號flag_i取“反”后的結果進行“與”操作的結果。輸入信號EN來自于輸出選擇寄存器的輸出信號flag_o取“反”后與輸入信號ready_i進行“與”操作，并將“與”的結果和有效信號寄存器輸出信號為InputVldR1取“反”后的結果進行“或”操作的結果。