[發明專利]雙緩沖數據驅動鄰接互連接口電路

有效

• 申請號: 201810093398.6
• 申請日: 2018-01-31
• 公開（公告）號: CN108399281B
• 公開（公告）日: 2023-05-12
• 發明（設計）人: 山蕊;鄧軍勇;朱筠;謝曉燕;楊博文
• 申請（專利權）人: 西安郵電大學
• 主分類號: G06F30/34
• 分類號: G06F30/34
• 代理公司: 北京思海天達知識產權代理有限公司 11203
• 代理人: 劉萍

1.雙緩沖數據驅動鄰接互連接口電路，其特征在于：包括2個數據寄存器、2個有效信號寄存器、1個有效信號選擇器、1個數據選擇器、1個輸入選擇寄存器、1個輸出選擇寄存器和1個應答信號寄存器；

1個數據寄存器和1個有效信號寄存器構成一個緩沖區,其中緩沖區1的數據寄存器輸出信號為InDatR1，輸入信號D為來自外部輸入的數據InDat，輸入信號EN來自于輸出選擇寄存器的輸出信號flag_o取“反”后與輸入信號ready_i進行“與”操作，并將“與”的結果和有效信號寄存器輸出信號為InputVldR1取“反”后的結果進行“或”操作的結果；緩沖區1的有效信號寄存器輸出信號為InputVldR1，輸入信號D來自于應答信號寄存器的輸出信號rdy_r取“反”后與輸入數據有效信號Invlid進行“與”操作，并將“與”的結果和輸入選擇寄存器的輸出信號flag_i取“反”后的結果進行“與”操作的結果；緩沖區2的數據寄存器輸出信號為InDatR2，輸入信號D為來自外部輸入的數據InDat，輸入信號EN來自于輸出選擇寄存器的輸出信號flag_o與輸入信號ready_i進行“與”操作，并將“與”的結果和有效信號寄存器輸出信號為InputVldR2取“反”后的結果進行“或”操作的結果；緩沖區2的有效信號寄存器輸出信號為InputVldR2，輸入信號D來自于應答信號寄存器的輸出信號rdy_r取“反”后與輸入數據有效信號Invlid進行“與”操作，并將“與”的結果和輸入選擇寄存器的輸出信號flag_i進行“與”操作的結果；

有效信號選擇器為一個二選一電路，輸入信號分別為：InputVldR1和InputVldR2，輸出信號為OutVlid，當flag_o為“0”時選擇InputVldR1輸出，當flag_o為“1”時選擇InputVldR2輸出；

數據選擇器為一個二選一電路，輸入信號分別為：InDatR1和InDatR2，輸出信號為OutDat，當flag_o為“0”時選擇InDatR1輸出，當flag_o為“1”時選擇InDatR2輸出；

輸入選擇寄存器的輸出信號為flag_i，將輸出信號ready_o直接接到輸入信號EN端，輸入信號D為輸出信號flag_i取“反”后的結果；

輸出選擇寄存器的輸出信號為flag_o，將輸入信號ready_i直接接到輸入信號EN端，輸入信號D為輸出信號flag_o取“反”后的結果；

應答信號寄存器的輸出信號為rdy_r,輸入信號D為InputVldR1、InputVldR2、ready_i、和rdy_r取“反”rdy_r后與輸入信號InVlid進行“與”操作的結果進行“與”操作的結果；

輸出信號ready_o是InputVldR1取“反”后的結果和InputVldR2取“反”后的結果進行“或”操作，并將“或”的結果與輸入信號InVlid進行“與”操作，將“與”的結果與rdy_r進行“或”操作的結果。