[發明專利]半導體裝置

有效

• 申請號: 201810088613.3
• 申請日: 2018-01-30
• 公開（公告）號: CN109147850B
• 公開（公告）日: 2022-07-26
• 發明（設計）人: 平嶋康伯;小柳勝;高山豊
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: G11C16/10
• 分類號: G11C16/10;G11C7/10
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

本發明的實施方式提供一種能夠提高處理能力的半導體裝置。實施方式的半導體裝置包含輸入接收器與數據輸入用鎖存電路。數據輸入用鎖存電路包含：第1反相器(IV3)，輸出第1信號；第2及第3反相器(IV7及IV11)，分別輸出第1及第2時鐘信號；第1時鐘產生電路(BT1)，產生相對于第1時鐘信號來說邏輯電平的躍遷開始延遲且躍遷速度快的第3時鐘信號(CKn)；第2時鐘產生電路(BT2)，產生相對于第2時鐘信號來說邏輯電平的躍遷開始延遲且躍遷速度快的第4時鐘信號(CKp)；第4反相器(IV12)，輸出第1信號的反轉信號；以及數據鎖存電路(IV13及IV14)，將第4反相器的輸出信號鎖存。

[相關申請]

本申請享有以日本專利申請2017-126189號(申請日：2017年6月28日)作為基礎申請的優先權。本申請通過參考該基礎申請而包含基礎申請的全部內容。

技術領域

本發明的實施方式涉及一種半導體裝置。

背景技術

已知在設置在半導體襯底上的接口芯片上，通過硅貫通電極(TSV：Through-Siticon Via)而積層核心芯片的半導體裝置。

發明內容

本發明的實施方式提供一種能夠提高處理能力的半導體裝置。

實施方式的半導體裝置包含輸入接收器、及連接到輸入接收器的數據輸入用鎖存電路。數據輸入用鎖存電路包含：第1反相器，基于從輸入接收器接收到的輸入信號而輸出第1信號；第2反相器，基于第1選通信號而輸出第1時鐘信號；第3反相器，基于第1選通信號的反轉信號即第2選通信號而輸出第2時鐘信號；第1時鐘產生電路，連接到第2反相器的輸出端子，產生躍遷開始相對于第1時鐘信號的邏輯電平的躍遷開始來說延遲、且躍遷速度比第1時鐘信號的邏輯電平的躍遷速度快的第3時鐘信號；第2時鐘產生電路，連接到第3反相器的輸出端子，產生躍遷開始相對于第2時鐘信號的邏輯電平的躍遷開始來說延遲、且躍遷速度比第2時鐘信號的邏輯電平的躍遷速度快的第4時鐘信號；第4反相器，根據第3及第4時鐘信號輸出第1信號的反轉信號；以及鎖存電路，根據第3及第4時鐘信號將第4反相器的輸出信號鎖存。

附圖說明

圖1是第1實施方式的半導體裝置的框圖。

圖2是第1實施方式的半導體裝置的剖視圖。

圖3是第1實施方式的半導體裝置所具備的接口芯片的框圖。

圖4是第1實施方式的半導體裝置所具備的接口芯片中的數據輸入電路的框圖。

圖5是第1實施方式的半導體裝置所具備的數據輸入用鎖存電路的電路圖。

圖6是表示第1實施方式的半導體裝置所具備的數據輸入用鎖存電路中的各種信號及節點NA的電位的時序圖。

圖7是比較例的數據輸入用鎖存電路的電路圖。

圖8是表示比較例的數據輸入用鎖存電路中的各種信號及節點NA的電位的時序圖。

圖9是第2實施方式的半導體裝置所具備的數據輸入用鎖存電路的電路圖。

圖10是表示第2實施方式的半導體裝置所具備的數據輸入用鎖存電路中的各種信號、節點NA、及節點NB的電位的時序圖。

圖11是表示比較例中的各種信號、節點NA、及節點NB的電位的時序圖。

圖12是第3實施方式的半導體裝置所具備的數據輸入用鎖存電路的電路圖。

圖13是表示第3實施方式的半導體裝置所具備的數據輸入用鎖存電路中的各種信號、節點NA、及節點NB的電位的時序圖。

圖14是表示第3實施方式的半導體裝置所具備的數據輸入用鎖存電路中的各種信號、節點NA、及節點NB的電位的時序圖。