[發明專利]半導體裝置

有效

• 申請號: 201810088613.3
• 申請日: 2018-01-30
• 公開（公告）號: CN109147850B
• 公開（公告）日: 2022-07-26
• 發明（設計）人: 平嶋康伯;小柳勝;高山豊
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: G11C16/10
• 分類號: G11C16/10;G11C7/10
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

1.一種半導體裝置，其特征在于具備：

輸入接收器；以及

數據輸入用鎖存電路，連接到所述輸入接收器；且

所述數據輸入用鎖存電路包含：

第1反相器，基于從所述輸入接收器接收到的輸入信號而輸出第1信號；

第2反相器，基于第1選通信號而輸出第1時鐘信號；

第3反相器，基于所述第1選通信號的反轉信號即第2選通信號而輸出第2時鐘信號；

第1時鐘產生電路，連接到所述第2反相器的輸出端子，產生躍遷開始相對于所述第1時鐘信號的邏輯電平的躍遷開始來說延遲、且躍遷速度比所述第1時鐘信號的所述邏輯電平的躍遷速度快的第3時鐘信號；

第2時鐘產生電路，連接到所述第3反相器的輸出端子，產生躍遷開始相對于所述第2時鐘信號的邏輯電平的躍遷開始來說延遲、且躍遷速度比所述第2時鐘信號的所述邏輯電平的躍遷速度快的第4時鐘信號；

第4反相器，根據所述第3及第4時鐘信號輸出所述第1信號的反轉信號；以及

數據鎖存電路，根據第3及第4時鐘信號將所述第4反相器的輸出信號鎖存；且

所述第1時鐘產生電路包含：

第1PMOS晶體管，柵極連接到所述第2反相器的所述輸出端子，源極連接到電源電壓端子，漏極連接到所述第1時鐘產生電路的輸出端子；以及

第1NMOS晶體管，柵極連接到所述電源電壓端子，源極及漏極中的任一者連接到所述第2反相器的輸入端子，源極及漏極中的任意另一者連接到所述第1時鐘產生電路的所述輸出端子；且

所述第2時鐘產生電路包含：

第2NMOS晶體管，柵極連接到所述第3反相器的所述輸出端子，源極接地，漏極連接到所述第2時鐘產生電路的輸出端子；以及

第2PMOS晶體管，柵極接地，源極及漏極中的任一者連接到所述第3反相器的輸入端子，源極及漏極中的任意另一者連接到所述第2時鐘產生電路的所述輸出端子。

2.一種半導體裝置，其特征在于具備：

輸入接收器；及

數據輸入用鎖存電路，連接到所述輸入接收器；且

所述數據輸入用鎖存電路具備：

第1反相器，基于從所述輸入接收器接收到的輸入信號而輸出第1信號；

第2反相器，基于第1選通信號而輸出第1時鐘信號；

第3反相器，基于所述第1選通信號的反轉信號即第2選通信號而輸出第2時鐘信號；

第4反相器，根據所述第1及第2時鐘信號輸出所述第1信號的反轉信號；

第1延遲電路，輸出使所述第1選通信號比所述第1時鐘信號延遲所得的第3時鐘信號；

第2延遲電路，輸出使所述第2選通信號比所述第2時鐘信號延遲所得的第4時鐘信號；以及

數據鎖存電路，根據所述第3及第4時鐘信號將所述第4反相器的輸出信號鎖存；且

所述第1延遲電路的輸入端子連接到所述第2反相器的輸入端子，所述第1延遲電路輸出所述第1延遲電路的輸入信號的反轉延遲信號，

所述第2延遲電路的輸入端子連接到所述第3反相器的輸入端子，所述第2延遲電路輸出所述第2延遲電路的輸入信號的反轉延遲信號。

3.一種半導體裝置，其特征在于具備：

輸入接收器；以及

數據輸入用鎖存器，連接到所述輸入接收器；且

所述數據輸入用鎖存器具備：

第1反相器，基于從所述輸入接收器接收到的輸入信號而輸出第1信號；

修正電路，能夠基于第1選通信號及所述第1選通信號的反轉信號即第2選通信號而輸出第1及第2時鐘信號，并修正所述第1及第2時鐘信號的至少1個的占空比；

第2反相器，基于所述第1時鐘信號而輸出第3時鐘信號；

第3反相器，基于所述第2時鐘信號而輸出第4時鐘信號；

第4反相器，根據所述第3及第4時鐘信號輸出所述第1信號的反轉信號；以及

數據鎖存電路，根據所述第3及第4時鐘信號將所述第4反相器的輸出信號鎖存；且

所述修正電路在所述第2選通信號的第1邏輯電平的期間比第2邏輯電平的期間短的情況下，使所述第1時鐘信號的所述第1邏輯電平的所述期間比所述第2選通信號的所述第1邏輯電平的所述期間長。

4.一種半導體裝置，其特征在于具備：

輸入接收器；以及

數據輸入用鎖存電路，連接到所述輸入接收器；且

所述數據輸入用鎖存電路包含：

第1反相器，基于從所述輸入接收器接收到的輸入信號而輸出第1信號；

修正電路，能夠基于第1選通信號及所述第1選通信號的反轉信號即第2選通信號而輸出第1及第2時鐘信號，并修正所述第1及第2時鐘信號的至少1個的占空比；

第2反相器，基于所述第1時鐘信號而輸出第3時鐘信號；

第3反相器，基于所述第2時鐘信號而輸出第4時鐘信號；

第1時鐘產生電路，連接到所述第2反相器的輸出端子，產生躍遷開始相對于所述第3時鐘信號的邏輯電平的躍遷開始來說延遲、且躍遷速度比所述第3時鐘信號的所述邏輯電平的躍遷速度快的第5時鐘信號；

第2時鐘產生電路，連接到所述第3反相器的輸出端子，產生躍遷開始相對于所述第4時鐘信號的邏輯電平的躍遷開始來說延遲、且躍遷速度比所述第4時鐘信號的所述邏輯電平的躍遷速度快的第6時鐘信號；

第4反相器，根據所述第5及第6時鐘信號輸出所述第1信號的反轉信號；

第1延遲電路，輸出使所述第1時鐘信號比所述第5時鐘信號延遲所得的第7時鐘信號；

第2延遲電路，輸出使所述第2時鐘信號比所述第6時鐘信號延遲所得的第8時鐘信號；以及

數據鎖存電路，根據所述第7及第8時鐘信號將所述第4反相器的輸出信號鎖存。