[發明專利]閃存的制造方法

有效

• 申請號: 201810084833.9
• 申請日: 2018-01-29
• 公開（公告）號: CN108364952B
• 公開（公告）日: 2021-06-15
• 發明（設計）人: 張金霜;陳昊瑜;王奇偉;姬峰;秦佑華
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種閃存的制造方法，步驟包括：完成閃存單元的柵極結構和源區的制作；采用生長和全面刻蝕工藝形成在多晶硅行的兩側形成第一道側墻；生長第四氮化層將兩個多晶硅行的第一側之間的間距完全填充；光刻保護源區頂部的第四氮化層，之后進行第四氮化層的刻蝕在多晶硅行的第二側形成第二道側墻；進行第一次源漏注入形成閃存單元的漏區；沉積第五氧化硅層，采用有源區的光罩進行光刻定義并對第五氧化硅層進行刻蝕；采用源區的光罩進行光刻定義并將源區頂部的第四氮化層去除；同時在多晶硅行的兩側的源區和漏區表面形成金屬硅化物；形成層間膜；形成接觸孔，正面金屬層，對正面金屬層進行圖形化。本發明能降低源區的接觸電阻，提高編程效率。

技術領域

本發明涉及一種半導體集成電路的制造方法，特別是涉及一種閃存(Flash)的制造方法。

背景技術

隨著半導體技術的發展，非易失性閃存市場占有率越來越高。當前傳統分柵閃存器件采用源漏非對稱結構，源端尺寸相對漏端來說相對較小，源端通過比較重的離子注入來降低源端電阻，漏端除了正常的離子注入外通過形成鎳化硅來降低漏端阻值，但由于源端尺寸小采用當前工藝無法形成鎳化硅,使得源端阻值較大；對于非易失性分柵閃存器件來說，其編程原理采用熱電子注入(HCI)編程，如果能夠降低源端阻值，則對提高閃存的編程效率有著非常重要的意義。

閃存包括存儲區和外圍電路區，如圖1所示，是現有閃存的存儲區的版圖結構；圖1中，多晶硅行101由同一行的各閃存單元的多晶硅控制柵連接而成；在存儲區中的有源區103成條形結構，多晶硅行101和有源區103之間相交疊的區域即虛線框106所示區域為閃存單元的柵極結構的區域，柵極結構包括由柵氧化層、多晶硅浮柵、控制柵介質層和多晶硅控制柵形成的疊加結構。多晶硅浮柵位于虛線框106中。

在多晶硅行101兩側的有源區中分別形成由源區和漏區，源區和漏區都是由相鄰的兩個多晶硅行101共用。有源區103周側隔離由場氧，各閃存單元的源區會通過源區行線102連接起來，源區行線102的深度要大于等于場氧的深度，使得各有源區103之間的源區能連接到同一根形成于半導體襯底如硅襯底中的源區行線102。

漏區通過接觸孔104連接到對應列的由正面金屬層圖形化形成的位線；源區行線102通過閃存單元陣列之外的接觸孔105連接到對應的由正面金屬層圖形化形成的源線。由于在閃存單元陣列中的源區行線102上方不需要形成接觸孔，故源區行線102頂部的多晶硅行101之間的間距d101的值較小；僅在形成接觸孔105的區域處才將對應的多晶硅行101之間的間距d102放大。

如圖2A至圖2H所示，是現有閃存的制造方法的各步驟中的器件結構圖；閃存的存儲區的版圖結構還是請參考圖1所示，圖2A中，虛線BB左側的區域201對應于存儲區，虛線BB右側的區域202對應于外圍電路區，存儲區的器件結構對應于沿圖1中的線AA處的剖面。現有閃存的制造方法的步驟包括：

步驟一、如圖2A所示，在半導體襯底如硅襯底203的表面形成閃存單元的柵極結構以及外圍電路區的MOS晶體管的柵極結構。圖2A中，閃存單元的柵極結構包括：柵氧化層204、多晶硅浮柵205、控制柵介質層206和多晶硅控制柵207。MOS晶體管的柵極結構包括柵氧化層206a和多晶硅柵207a。通常多晶硅控制柵207和多晶硅柵207a采用相同的工藝同時形成，這樣能降低工藝成本。

在存儲區中還形成由和多晶硅控制柵207的側面自對準的輕摻雜漏區208和源區209；在外圍電路區中則形成有和多晶硅柵207a的側面自對準的輕摻雜源漏區208a。通常輕摻雜漏區208和輕摻雜源漏區208a都是采用輕摻雜漏注入工藝同時形成。源區行線210形成于源區209的底部。

同一行的多晶硅控制柵207連接形成圖1中所示的多晶硅行101。多晶硅浮柵205形成于圖1的虛線框106中。源區行線210對應于圖1中的源區行線102。有源區對應于圖1中的有源區103。