[發明專利]一種低延遲寫優先級譯碼電路

有效

• 申請號: 201810083424.7
• 申請日: 2018-01-29
• 公開（公告）號: CN108182955B
• 公開（公告）日: 2020-09-25
• 發明（設計）人: 李振濤;宋芳芳;劉堯;陳書明;郭陽;張秋萍;呂靈慧;宋婷婷
• 申請（專利權）人: 中國人民解放軍國防科技大學
• 主分類號: G11C8/10
• 分類號: G11C8/10;G11C11/418
• 代理公司: 長沙國科天河知識產權代理有限公司 43225
• 代理人: 邱軼

為了消除具有2個以上寫端口的寫沖突，本發明提出了一種低延遲寫優先級譯碼電路。該譯碼電路有2個以上的寫字線輸入信號以及2個以上帶優先級的寫字線輸出信號；所有的寫字線輸入信號、寫字線輸出信號都是高有效；給定寫字線輸入信號由高到低的優先級順序，每個寫字線輸入信號均對應一個寫端口，當2個以上寫字線輸入信號同時為1時，只有優先級最高的寫字線輸入信號對應的寫端口向當前行寄存器執行寫操作，其他低優先級的寫字線輸入信號均被屏蔽。本發明實現了按給定寫優先級順序對寫操作進行排序，譯碼器的輸出最多只有一個信號為1，消除了寫沖突。同時，該譯碼電路具有延遲低和面積省的優點。

技術領域

本發明屬于數字電路設計領域，特別涉及多端口寄存器文件寫譯碼電路的實現方法。

背景技術

譯碼是將二進制代碼轉換成特定的One-Hot信號，譯碼電路能將輸入二進制代碼的各種狀態按照其原意翻譯成對應的輸出信號。將輸入的二進制碼轉換成特定的高(低)電平信號輸出的邏輯電路稱為譯碼器。

寄存器文件是中央處理器(CPU，Central Processing Unit)內部的高速存儲單元，是一種特殊的靜態隨機存儲器(SRAM，Static Random Access Memory)，具有端口數目多、速度快、面積小等優點。寄存器文件是CPU內核數據通路的核心部件，為算術邏輯等功能部件提供源操作數并保存運算結果。寫譯碼電路是寄存器文件的關鍵電路，其作用是將寫地址編譯產生寫字線信號，用來控制將相應的寫數據寫入存儲單元。

當寄存器文件發生寫沖突時，即多個寫地址寫同一存儲單元地址，就會出現寫入競爭，導致寫入結果出現不確定狀態，故需要增加寫優先級排序機制來確保發生寫沖突時，只有優先級最高的寫端口所譯出的寫字線有效，控制其寫端口上的數據寫入存儲單元中。而在譯碼電路中增加寫優先級邏輯，必然增加譯碼器的邏輯級數，導致譯碼延時增大，因此，低延遲優先級譯碼的設計是多端口寄存器文件設計的一項重要技術。

發明內容

對于具有2個以上寫端口的寄存器文件，其每個寫字線信號對應一個寫端口，當寫字線信號為1時，表明該寫字線信號對應的寫端口將向當前行寄存器執行一次寫操作；當超過2個寫字線信號都為1時，表明此時有多個寫端口都要寫當前行的寄存器，發生了寫沖突，將會使得當前行寄存器的值進入不確定狀態。

針對具有2個寫端口的寄存器文件，為了消除寫沖突，本發明提出了一種低延遲寫優先級譯碼電路。該譯碼電路有2個寫字線輸入信號，分別為w0、w1；該譯碼電路有2個寫字線輸出信號，分別為w0_wl、w1_wl；所有的寫字線輸入信號、寫字線輸出信號都是高有效，寫字線輸入信號的優先級順序由高到低為w0w1，每個寫字線輸入信號均對應一個寫端口，當2個寫字線輸入信號同時為1時，只有優先級最高的寫字線輸入信號對應的寫端口向當前行寄存器執行寫操作，其他低優先級的寫字線輸入信號均被屏蔽。

1)寫字線輸入信號w0經過第一緩沖器產生寫字線輸出信號w0_wl，寫字線輸出信號w0_wl的邏輯級數為2級。

2)寫字線輸入信號w0經過第一反相器產生信號w0_bar；信號w0_bar、寫字線輸入信號w1接至第一二輸入與非門的輸入端，經第一二輸入與非門的輸出端輸出后再經過第二反相器產生寫字線輸出信號w1_wl。

當寫字線輸入信號w0為1時，寫字線輸入信號w1被屏蔽其對應的輸出總是為0；當寫字線輸入信號w0為0時，寫字線輸入信號w1為1時，寫字線輸入信號w1對應的寫端口能夠向當前行寄存器執行寫操作而輸出寫字線輸出信號w1_wl；寫字線輸出信號w1_wl的邏輯級數為3級。