[發明專利]一種低延遲寫優先級譯碼電路

有效

• 申請號: 201810083424.7
• 申請日: 2018-01-29
• 公開（公告）號: CN108182955B
• 公開（公告）日: 2020-09-25
• 發明（設計）人: 李振濤;宋芳芳;劉堯;陳書明;郭陽;張秋萍;呂靈慧;宋婷婷
• 申請（專利權）人: 中國人民解放軍國防科技大學
• 主分類號: G11C8/10
• 分類號: G11C8/10;G11C11/418
• 代理公司: 長沙國科天河知識產權代理有限公司 43225
• 代理人: 邱軼

1.一種低延遲寫優先級譯碼電路，其特征在于：該譯碼電路有2個寫字線輸入信號，分別為w0、w1；該譯碼電路有2個寫字線輸出信號，分別為w0_wl、w1_wl；所有的寫字線輸入信號、寫字線輸出信號都是高有效，寫字線輸入信號的優先級順序由高到低為w0w1，每個寫字線輸入信號均對應一個寫端口，當2個寫字線輸入信號同時為1時，只有優先級最高的寫字線輸入信號對應的寫端口向當前行寄存器執行寫操作，其他低優先級的寫字線輸入信號均被屏蔽；

1)寫字線輸入信號w0經過第一緩沖器產生寫字線輸出信號w0_wl，寫字線輸出信號w0_wl的邏輯級數為2級；

2)寫字線輸入信號w0經過第一反相器產生信號w0_bar；信號w0_bar、寫字線輸入信號w1接至第一二輸入與非門的輸入端，經第一二輸入與非門的輸出端輸出后再經過第二反相器產生寫字線輸出信號w1_wl；

當寫字線輸入信號w0為1時，寫字線輸入信號w1被屏蔽，其對應的輸出總是為0；當寫字線輸入信號w0為0時，寫字線輸入信號w1為1時，寫字線輸入信號w1對應的寫端口能夠向當前行寄存器執行寫操作而輸出寫字線輸出信號w1_wl；寫字線輸出信號w1_wl的邏輯級數為3級。

2.一種低延遲寫優先級譯碼電路，其特征在于：該譯碼電路有3個寫字線輸入信號，分別為w0、w1、w2；該譯碼電路有3個寫字線輸出信號，分別為w0_wl、w1_wl、w2_wl；所有的寫字線輸入信號、寫字線輸出信號都是高有效；寫字線輸入信號的優先級順序由高到低為w0w1w2，每個寫字線輸入信號均對應一個寫端口；當2個或3個寫字線輸入信號同時為1時，只有優先級最高的寫字線輸入信號對應的寫端口向當前行寄存器執行寫操作，其他低優先級的寫字線輸入信號均被屏蔽；

1)寫字線輸入信號w0經過第一緩沖器產生寫字線輸出信號w0_wl，寫字線輸出信號w0_wl的邏輯級數為2級；

2)寫字線輸入信號w0經過第一反相器產生信號w0_bar，信號w0_bar、寫字線輸入信號w1接至第一二輸入與非門的輸入端，經第一二輸入與非門的輸出端輸出后再經過第二反相器產生寫字線輸出信號w1_wl；

當寫字線輸入信號w0為1時，寫字線輸入信號w1被屏蔽，其對應的輸出總是為0；當寫字線輸入信號w0為0時，寫字線輸入信號w1為1時，寫字線輸入信號w1對應的寫端口能夠向當前行寄存器執行寫操作而輸出寫字線輸出信號w1_wl；寫字線輸出信號w1_wl的邏輯級數為3級；

3)寫字線輸入信號w0、寫字線輸入信號w1經過第一二輸入或非門產生信號w01_bar；信號w01_bar和寫字線輸入信號w2接至第二二輸入與非門的輸入端，經第二二輸入與非門的輸出端輸出后再經過第三反相器產生寫字線輸出信號w2_wl；

當寫字線輸入信號w0或寫字線輸入信號w1為1時，寫字線輸入信號w2被屏蔽，其對應的輸出總是為0；當寫字線輸入信號w0和寫字線輸入信號w1都為0時，寫字線輸入信號w2對應的寫端口能夠向當前行寄存器執行寫操作而輸出寫字線輸出信號w2_wl，寫字線輸出信號w2_wl的邏輯級數為3級。