[發(fā)明專利]一種芯片設(shè)計(jì)中定位繞線擁塞的方法及系統(tǒng)

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• 申請(qǐng)?zhí)枺?/td>: 201810067727.X
• 申請(qǐng)日: 2018-01-24
• 公開(kāi)（公告）號(hào): CN108170992A
• 公開(kāi)（公告）日: 2018-06-15
• 發(fā)明（設(shè)計(jì)）人: 段光生;許俊;唐飛
• 申請(qǐng)（專利權(quán)）人: 盛科網(wǎng)絡(luò)（蘇州）有限公司
• 主分類號(hào): G06F17/50
• 分類號(hào): G06F17/50
• 代理公司: 蘇州集律知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 32269
• 代理人: 安紀(jì)平

本發(fā)明揭示了一種芯片設(shè)計(jì)中定位繞線擁塞的方法及系統(tǒng)，方法包括獲取門級(jí)網(wǎng)表，并獲取所述門級(jí)網(wǎng)表中每個(gè)底層子模塊的總繞線數(shù)和總面積；根據(jù)每個(gè)底層子模塊的總繞線數(shù)和總面積獲得每個(gè)底層子模塊的繞線擁塞度，并根據(jù)繞線擁塞度定位發(fā)生繞線擁塞的底層子模塊。本發(fā)明能夠在芯片設(shè)計(jì)和綜合階段快速發(fā)現(xiàn)和定位芯片中發(fā)生繞線擁塞的底層子模塊，確保了芯片的物理可實(shí)現(xiàn)性。

技術(shù)領(lǐng)域

本發(fā)明涉及芯片設(shè)計(jì)領(lǐng)域，尤其是涉及一種芯片設(shè)計(jì)中定位繞線擁塞的方法及系統(tǒng)。

背景技術(shù)

集成電路中芯片設(shè)計(jì)流程包括前端設(shè)計(jì)階段和后端物理實(shí)現(xiàn)階段，前端設(shè)計(jì)階段包括邏輯設(shè)計(jì)與綜合等，后端物理實(shí)現(xiàn)階段包括布線等。芯片設(shè)計(jì)中的繞線擁塞一般要在后端物理實(shí)現(xiàn)階段時(shí)才能夠暴露和發(fā)現(xiàn)。繞線擁塞是芯片物理實(shí)現(xiàn)時(shí)，由于在一定區(qū)域內(nèi)連線太多導(dǎo)致連線無(wú)法繞通的情況。如果在物理實(shí)現(xiàn)階段發(fā)現(xiàn)繞線擁塞，則需要修改前端設(shè)計(jì)階段的代碼來(lái)解決繞線擁塞的問(wèn)題。通過(guò)修改代碼容易影響芯片的功能，并且會(huì)導(dǎo)致芯片的推遲流片，推遲上市時(shí)間，降低芯片的競(jìng)爭(zhēng)力。

另外，對(duì)于繞線擁塞的定位常用的做法是：定義一個(gè)檢測(cè)區(qū)域，然后對(duì)該區(qū)域進(jìn)行繞線擁塞的分析，通常檢測(cè)區(qū)域包括多個(gè)子模塊，通過(guò)此種方式定位繞線擁塞，效率低。

發(fā)明內(nèi)容

本發(fā)明的目的在于克服現(xiàn)有技術(shù)的缺陷，提供一種芯片設(shè)計(jì)中定位繞線擁塞的方法及系統(tǒng)，能夠快速發(fā)現(xiàn)和定位芯片中發(fā)生繞線擁塞的底層子模塊。

為實(shí)現(xiàn)上述目的，本發(fā)明提出如下技術(shù)方案：一種芯片設(shè)計(jì)中定位繞線擁塞的方法，包括如下步驟：

S1，獲取門級(jí)網(wǎng)表，并獲取所述門級(jí)網(wǎng)表中每個(gè)底層子模塊的總繞線數(shù)和總面積；

S2，根據(jù)每個(gè)底層子模塊的總繞線數(shù)和總面積獲得每個(gè)底層子模塊的繞線擁塞度，并根據(jù)繞線擁塞度定位發(fā)生繞線擁塞的底層子模塊。

優(yōu)選地，在步驟S1中，每個(gè)底層子模塊均包括若干個(gè)相連接的邏輯器件，底層子模塊的總繞線數(shù)通過(guò)如下步驟獲取：

S101，獲取每個(gè)邏輯器件上與其他邏輯器件相連的輸入端數(shù)量和輸出端數(shù)量；

S102，根據(jù)如下公式計(jì)算每個(gè)邏輯器件的獨(dú)占連線數(shù)，

Z_i＝(N_i+M_i)/2

其中，N_i為第i個(gè)邏輯器件的輸入端數(shù)量，M_i為第i個(gè)邏輯器件的輸出端數(shù)量，Z_i表示第i個(gè)邏輯器件的獨(dú)占連線數(shù)，i為大于0自然數(shù)；

S103，將每個(gè)邏輯器件的獨(dú)占連線數(shù)相加獲得總繞線數(shù)。

優(yōu)選地，所述繞線擁塞度包括第一繞線擁塞值和第二繞線擁塞值，所述第一繞線擁塞值為總繞線數(shù)與總面積的比值，第二繞線擁塞值為總繞線數(shù)值，根據(jù)第一繞線擁塞值和第二繞線擁塞值的大小判斷底層子模塊是否存在繞線擁塞的風(fēng)險(xiǎn)。

優(yōu)選地，在步驟S2中，當(dāng)?shù)谝焕@線擁塞值超過(guò)預(yù)設(shè)的第一擁塞閾值，且第二繞線擁塞值小于預(yù)設(shè)的第二擁塞閾值時(shí)，則該底層子模塊不會(huì)存在繞線擁塞的風(fēng)險(xiǎn)；

當(dāng)?shù)谝焕@線擁塞值未超過(guò)預(yù)設(shè)的第一擁塞閾值，且第二繞線擁塞值大于預(yù)設(shè)的第二擁塞閾值時(shí)，則該底層子模塊不會(huì)存在繞線擁塞的風(fēng)險(xiǎn)；

當(dāng)?shù)谝焕@線擁塞值超過(guò)預(yù)設(shè)的第一擁塞閾值且第二繞線擁塞值大于預(yù)設(shè)的第二擁塞閾值時(shí)，則該底層子模塊存在繞線擁塞的風(fēng)險(xiǎn)。

優(yōu)選地，所述第一擁塞閾值通過(guò)包括如下步驟獲得：

S201，將所有底層子模塊對(duì)應(yīng)的第一繞線擁塞值按照從大到小的順序排列并去除最大值和最小值；

S202，計(jì)算余下的第一繞線擁塞值的平均值，獲得中值擁塞度；