[發明專利]一種芯片設計中定位繞線擁塞的方法及系統

在審

• 申請號: 201810067727.X
• 申請日: 2018-01-24
• 公開（公告）號: CN108170992A
• 公開（公告）日: 2018-06-15
• 發明（設計）人: 段光生;許俊;唐飛
• 申請（專利權）人: 盛科網絡（蘇州）有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 蘇州集律知識產權代理事務所(普通合伙) 32269
• 代理人: 安紀平

1.一種芯片設計中定位繞線擁塞的方法，其特征在于，包括如下步驟：

S1，獲取門級網表，并獲取所述門級網表中每個底層子模塊的總繞線數和總面積；

S2，根據每個底層子模塊的總繞線數和總面積獲得每個底層子模塊的繞線擁塞度，并根據繞線擁塞度定位發生繞線擁塞的底層子模塊。

2.根據權利要求1所述的方法，其特征在于，在步驟S1中，每個底層子模塊均包括若干個相連接的邏輯器件，底層子模塊的總繞線數通過如下步驟獲?。?/p>

S101，獲取每個邏輯器件上與其他邏輯器件相連的輸入端數量和輸出端數量；

S102，根據如下公式計算每個邏輯器件的獨占連線數，

Z_i＝(N_i+M_i)/2

其中，N_i為第i個邏輯器件的輸入端數量，M_i為第i個邏輯器件的輸出端數量，Z_i表示第i個邏輯器件的獨占連線數，i為大于0自然數；

S103，將每個邏輯器件的獨占連線數相加獲得總繞線數。

3.根據權利要求1所述的方法，其特征在于，所述繞線擁塞度包括第一繞線擁塞值和第二繞線擁塞值，所述第一繞線擁塞值為總繞線數與總面積的比值，所述第二繞線擁塞值為總繞線數，根據第一繞線擁塞值和第二繞線擁塞值的大小判斷底層子模塊是否存在繞線擁塞的風險。

4.根據權利要求3所述的方法，其特征在于，當第一繞線擁塞值超過預設的第一擁塞閾值，且第二繞線擁塞值小于預設的第二擁塞閾值時，則該底層子模塊不會存在繞線擁塞的風險；

當第一繞線擁塞值未超過預設的第一擁塞閾值，且第二繞線擁塞值大于預設的第二擁塞閾值時，則該底層子模塊不會存在繞線擁塞的風險；

當第一繞線擁塞值超過預設的第一擁塞閾值且第二繞線擁塞值大于預設的第二擁塞閾值時，則該底層子模塊存在繞線擁塞的風險。

5.根據權利要求3所述的方法，其特征在于，所述第一擁塞閾值通過包括如下步驟獲得：

S201，將所有底層子模塊對應的第一繞線擁塞值按照從大到小的順序排列并去除最大值和最小值；

S202，計算余下的第一繞線擁塞值的平均值，獲得中值擁塞度；

S203，將中值擁塞度與經驗值系數相乘，獲得第一擁塞閾值。

6.一種芯片中定位繞線擁塞的系統，其特征在于，包括

網表處理單元，用于獲取門級網表并獲取所述門級網表中每個底層子模塊的總繞線數和總面積；以及

繞線擁塞定位單元，用于根據每個底層子模塊的總繞線數和總面積獲得每個底層子模塊的繞線擁塞度，并根據繞線擁塞度定位發生繞線擁塞的底層子模塊。

7.根據權利要求6所述的系統，其特征在于，網表處理單元包括

網表獲取單元，所述網表獲取單元用于獲取門級網表；

總繞線數獲取單元，所述總繞線數獲取單元用于獲取門級網表中每個底層子模塊的總繞線數；以及

總面積獲取單元，所述總面積獲取單元用于獲取門級網表中每個底層子模塊的總面積。

8.根據權利要求6所述的系統，其特征在于，所述繞線擁塞定位單元包括

繞線擁塞度獲取單元，所述繞線擁塞度獲取單元用于根據每個底層子模塊的總繞線數和總面積獲得每個底層子模塊的繞線擁塞度；

分析定位單元，所述分析定位單元用于根據繞線擁塞度定位發生繞線擁塞的底層子模塊。

9.根據權利要求6所述的系統，其特征在于，所述繞線擁塞度包括第一繞線擁塞值和第二繞線擁塞值，所述第一繞線擁塞值為總繞線數與總面積的比值，所述第二繞線擁塞值為總繞線數，根據第一繞線擁塞值和第二繞線擁塞值的大小判斷底層子模塊是否存在繞線擁塞的風險。

10.根據權利要求9所述的系統，其特征在于，當第一繞線擁塞值超過預設的第一擁塞閾值，且第二繞線擁塞值小與預設的第二擁塞閾值時，則該底層子模塊不會存在繞線擁塞的風險；當第一繞線擁塞值未超過預設的第一擁塞閾值，且第二繞線擁塞值大于預設的第二擁塞閾值時，則該底層子模塊不會存在繞線擁塞的風險；當第一繞線擁塞值超過預設的第一擁塞閾值且第二繞線擁塞值大于預設的第二擁塞閾值時，則該底層子模塊存在繞線擁塞的風險。