[發明專利]一種防止BMC頻繁復位的參數模塊化實現方法及系統

在審

• 申請號: 201810059029.5
• 申請日: 2018-01-22
• 公開（公告）號: CN108376027A
• 公開（公告）日: 2018-08-07
• 發明（設計）人: 季冬冬
• 申請（專利權）人: 鄭州云海信息技術有限公司
• 主分類號: G06F1/24
• 分類號: G06F1/24
• 代理公司: 濟南信達專利事務所有限公司 37100
• 代理人: 闞恭勇

本發明提供一種防止BMC頻繁復位的參數模塊化實現方法及系統，屬于服務器BMC復位按鍵應用領域，本發明基于CPLD?FPGA實現BMC按鍵復位控制模塊的設計，通過邏輯控制輸出有效時長的BMC復位信號，且通過邏輯控制避免BMC的頻繁復位導致的掛死，提高了服務器的可靠性設計。模塊化與參數化設計提高了BMC按鍵復位控制模塊的靈活性與移植能力。

技術領域

本發明涉及服務器BMC復位按鍵應用技術，尤其涉及一種防止BMC頻繁復位的參數模塊化實現方法及系統。

背景技術

在服務器系統中，通常通過CPLD-FPGA芯片控制整個服務器的上、下電時序控制、LED指示控制、通信控制、按鍵檢測判斷、掉電檢測及風扇控制等。通過BMC實現本地和遠程診斷、控制臺支持及配置管理控制等功能。兩者都是服務器系統的重要組成部分。

當第一次上電后或外部通過按鍵（BMC_RSTBTN#）請求BMC復位時，會復位整個BMC芯片功能，包括PCIe通信及VGA顯示等。第一次上電實現的復位功能是由芯片邏輯生成，通過按鍵請求實現BMC復位，在傳統控制方案中，將按鍵信號作為CPLD-FPGA的輸入信號，對這一信號經過CPLD-FPGA去抖后輸出到BMC的SRST#輸入端，處理后的信號作為BMC的復位信號實現BMC的復位邏輯。這一實現方式可以實現正常測試環境下實現BMC邏輯復位功能，但在極端測試環境下，如 BMC_RSTBTN#頻繁復位，會導致BMC由于頻繁響應復位邏輯而掛死，從而不能復活的現象，從而導致服務器不能正常工作。這就嚴重降低了服務器的可靠性設計。

CPLD/FPGA是一款半定制的專用集成電路，具有可編程、可擦除、易于驗證、集成度高及硬件資源豐富等系列優點，在前期開發驗證及應用控制領域得到越來越廣泛的應用。基于上述優點，通過CPLD/FPGA實現底層電路設計進而實現邏輯控制得到越來越廣泛應用。

發明內容

為了解決以上技術問題，本發明提出了一種防止BMC頻繁復位的參數模塊化實現方法。基于CPLD-FPGA實現BMC按鍵復位控制模塊的設計，通過邏輯控制輸出有效時長的BMC復位信號，且通過邏輯控制避免BMC的頻繁復位導致的掛死，提高了服務器的可靠性設計。模塊化與參數化設計提高了BMC按鍵復位控制模塊的靈活性與移植能力。

本發明的技術方案是

一種防止BMC頻繁復位的參數模塊化實現方法，

通過CPLD-FPGA首先對BMC復位鍵信號進行去抖操作，為提高響應的適合性，這一去抖信號并行輸出到BMC的SRST#輸入端進行BMC的復位操作。

在輸出BMC復位信號的同時，會并行觸發計時器進行計時，其中，計時器是通過累加器實現的；當未達到規定的計時時間時，此時CPLD-FPGA不再響應由按鍵進行的BMC復位操作。只有在達到計時時間后，CPLD-FPGA才重新監視復位操作，從而進行BMC的復位請求。

本發明還提出了一種防止BMC頻繁復位的參數模塊化實現系統，包括

“RST_BTN#”是按鍵輸入信號，對應服務器中的BMC復位請求按鍵，將該信號通過布線作為CPLD-FPGA的輸入信號；

“CPLD-FPGA”是服務器中的邏輯控制芯片，“BMC按鍵復位控制模塊”就是在該芯片中通過Verilog硬件描述語言編程實現的；

“SRST#”是服務器上的復位輸入信號，通過布線連接CPLD-FPGA輸出端，實現BMC的復位請求。

具體工作流程是：