[發明專利]靜態隨機存取存儲器及其寫入輔助電路和寫入操作方法

有效

• 申請號: 201810050448.2
• 申請日: 2018-01-18
• 公開（公告）號: CN109308925B
• 公開（公告）日: 2020-12-01
• 發明（設計）人: 藤原英弘;林志宇;薩希爾·普里特·辛格;潘顯裕;陳炎輝;廖宏仁
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G11C11/419
• 分類號: G11C11/419
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

本發明描述了寫入輔助電路和存儲器裝置的實施例。寫入輔助電路可以包括控制電路和電壓發生器。控制電路可以被配置為接收與用于存儲器單元的存儲器寫入操作相關聯的存儲器地址信息。電壓發生器可以被配置為向連接至存儲器單元的一根或多根位線提供參考電壓。電壓發生器可以包括兩個電容性元件，其中，在存儲器寫入操作期間，(i)電容性元件中的一個可以被配置為將參考電壓連接至第一負電壓，以及(ii)基于存儲器地址信息，兩個電容性元件可以被配置為將參考電壓累積地連接至低于第一負電壓的第二負電壓。本發明的實施例還提供了用于存儲器寫入操作的方法。

技術領域

本發明的實施例總體涉及電子電路領域，更具體地，涉及靜態隨機存取存儲器及其寫入輔助電路和寫入操作方法。

背景技術

靜態隨機存取存儲器(SRAM)是在需要諸如高速數據訪問的計算應用中使用的一類半導體存儲器。例如，高速緩沖存儲器應用使用SRAM來存儲經常訪問的數據，例如，由中央處理單元訪問的數據。

SRAM的單元結構和架構實現了高速數據訪問。SRAM單元包括雙穩態觸發器結構，該雙穩態觸發器結構包括諸如四到六個晶體管。SRAM架構可以包括一個或多個存儲器單元陣列和輔助電路。每個SRAM陣列分別以行和列排列，分別稱為“字線”和“位線”。該輔助電路包括地址電路和驅動器電路以通過字線和位線來訪問每個SRAM單元，以用于各種SRAM操作。

發明內容

根據本發明的一個方面，提供了一種寫入輔助電路，包括：控制電路，配置為接收與用于一個或多個存儲器單元的存儲器寫入操作相關聯的存儲器地址信息；以及電壓發生器，配置為向連接至所述一個或多個存儲器單元的一根或多根位線提供參考電壓，其中，所述電壓發生器包括：第一電容性元件；和第二電容性元件，其中，在所述存儲器寫入操作期間，其中，所述第一電容性元件被配置為將所述參考電壓連接至第一負電壓；并且其中，基于所述存儲器地址信息，所述第一電容性元件和所述第二電容性元件被配置為將所述參考電壓累積地連接至低于所述第一負電壓的第二負電壓。

根據本發明的另一個方面，提供了一種存儲器裝置，包括：存儲器單元陣列；寫入驅動器電路，被配置為提供用于對所述存儲器單元陣列中的一個或多個存儲器單元執行的存儲器寫入操作的參考電壓；以及寫入輔助電路，被配置為向所述寫入驅動器電路提供所述參考電壓，其中，所述寫入輔助電路包括：控制電路，被配置為接收與對所述存儲器單元陣列中的所述一個或多個存儲器單元執行的所述存儲器寫入操作相關聯的存儲器地址信息；和電壓發生器，包括：第一電容性元件；和第二電容性元件，其中，在所述存儲器寫入操作期間：其中，所述第一電容性元件被配置為將所述參考電壓連接至第一負電壓；并且其中，基于所述存儲器地址信息，所述第一電容性元件和所述第二電容性元件被配置為將所述參考電壓累積地連接至低于所述第一負電壓的第二負電壓。

根據本發明的又一個方面，提供了一種用于存儲器寫入操作的方法，所述方法包括：接收與用于一個或多個存儲器單元的所述存儲器寫入操作相關聯的存儲器地址信息；向連接至所述一個或多個存儲器單元的一根或多根位線提供參考電壓；通過第一電容性元件將所述參考電壓連接至第一負電壓；以及基于所述存儲器地址信息，通過所述第一電容性元件和第二電容性元件將所述參考電壓累積地連接至低于所述第一負電壓的第二負電壓。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳地理解本發明的各個方面。應該注意的是，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。

圖1是根據本發明的一些實施例的具有寫入輔助電路的靜態隨機存取存儲器的示意圖。

圖2是示例性靜態隨機存取存儲器拓撲的示意圖。

圖3是根據本發明的一些實施例的靜態隨機存取存儲器的寫入輔助電路、列多路復用器和寫入驅動器電路的示意圖。