[發明專利]存儲器高效的末級高速緩存架構有效

申請號：	201810049930.4	申請日：	2018-01-18
公開（公告）號：	CN108334458B	公開（公告）日：	2023-09-12
發明（設計）人：	J·高爾;A·曼達爾;A·諾麗;S·薩布拉蒙尼	申請（專利權）人：	英特爾公司
主分類號：	G06F12/0811	分類號：	G06F12/0811;G06F12/0842;G06F12/0862;G06F12/123
代理公司：	上海專利商標事務所有限公司 31100	代理人：	何焜;黃嵩泉
地址：	美國加利***	國省代碼：	暫無信息
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摘要：
搜索關鍵詞：	存儲器高效高速緩存架構
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【說明書】：

本申請公開了存儲器高效的末級高速緩存架構。描述了存儲器高效的末級高速緩存(LLC)架構。實現LLC架構的處理器可以包括處理器核、可操作地耦合至處理器核的末級高速緩存(LLC)、以及可操作地耦合至LLC的高速緩存控制器。高速緩存控制器用于監視對處理器核和與LLC相關聯的動態隨機存取存儲器(DRAM)設備之間的信道的帶寬要求。高速緩存控制器進一步用于：當帶寬要求超過第一閾值時，執行從DRAM設備的第一定義數量的連續讀取；以及當帶寬要求未超過第一閾值時，對來自LLC的經修改的行執行到DRAM設備的第一定義數量的連續寫入。

本公開涉及處理器的領域，并且更具體地涉及存儲器高效的末級高速緩存架構。

背景技術

處理設備可以從存儲器讀取數據以執行指令。在需要多次讀取相同數據的相近連續讀取中，存儲器中的數據可能被訪問多次。一旦數據被第一次訪問，可以將數據高速緩存以維持該數據的副本，以用于可被處理設備更快地訪問，移除執行從存儲器讀取多次的成本。

處理器高速緩存是被計算機的處理器使用以減少從主存儲器訪問數據的平均時間和/或能量的硬件高速緩存。高速緩存可以是小而快的存儲器，存儲來自頻繁使用的主存儲器位置的數據的副本。處理器可以與不同層級的高速緩存相關聯。一個這種層級的高速緩存可以是末級高速緩存(LLC)。在一個實施例中，末級高速緩存可以在一個或多個處理器中共享，并且可以恰好在借助于訪問主存儲器之前被訪問。

附圖簡述

通過下文給出的具體實施方式并通過本公開的各實施例的附圖，將更完整地理解本公開的各實施例。然而，不應當認為這些附圖將本公開限制為特定實現方式，而是這些附圖僅用于說明和理解。

圖1是示出根據一個實施例的其中本公開的實現方式可以操作的示例系統架構的框圖。

圖2是示出根據一個實施例的根據本公開的一些實現方式的示例高速緩存控制器的框圖。

圖3是示出根據一個實施例的經緩沖的LLC寫入的框圖。

圖4是示出根據一個實施例的經緩沖的讀取和寫入的框圖。

圖5是示出根據一個實施例的存儲器高效的LLC架構操作的流程圖。

圖6A是示出根據一個實施例的實現存儲器高效的LLC架構操作的處理器的微架構的框圖。

圖6B是示出根據一個實施例的有序流水線以及寄存器重命名級、亂序發布/執行流水線的框圖。

圖7示出了根據一個實施例的包括用于執行存儲器高效的LLC架構操作的邏輯電路的處理器的微架構的框圖。

圖8是根據一個實施例的計算機系統的框圖。

圖9是根據另一實施例的計算機系統的框圖。