[發明專利]存儲器高效的末級高速緩存架構

有效

• 申請號: 201810049930.4
• 申請日: 2018-01-18
• 公開（公告）號: CN108334458B
• 公開（公告）日: 2023-09-12
• 發明（設計）人: J·高爾;A·曼達爾;A·諾麗;S·薩布拉蒙尼
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F12/0811
• 分類號: G06F12/0811;G06F12/0842;G06F12/0862;G06F12/123
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 何焜;黃嵩泉

1.一種處理器，包括：

處理器核；

末級高速緩存LLC，可操作地耦合至所述處理器核；

高速緩存控制器，可操作地耦合至所述LLC，所述高速緩存控制器用于：

監視對所述處理器核和與所述LLC相關聯的動態隨機存取存儲器DRAM設備之間的信道的帶寬要求；

當所述帶寬要求超過第一閾值時，執行從所述DRAM設備的第一定義數量的連續讀取；以及

當所述帶寬要求未超過所述第一閾值時，對來自所述LLC的臟的行執行到所述DRAM設備的第一定義數量的連續寫入。

2.如權利要求1所述的處理器，其特征在于，所述高速緩存控制器進一步用于：

確定所述LLC中的臟的行的數量是否超過第二閾值；

當所述LLC中的臟的行的數量超過所述第二閾值時，對來自所述LLC的臟的高速緩存行執行到所述DRAM設備的第二定義數量的附加連續寫入；以及

當所述LLC中的臟的行的數量未超過所述第二閾值時，執行從所述DRAM設備的第二定義數量的附加連續讀取。

3.如權利要求2所述的處理器，其特征在于，為了執行到所述DRAM設備的所述第二定義數量的附加連續寫入，所述高速緩存控制器用于將所述臟的高速緩存行寫入所述DRAM設備中的不同區塊。

4.如權利要求2所述的處理器，其特征在于，到所述DRAM設備的所述第二定義數量的連續寫入是256個。

5.如權利要求2所述的處理器，其特征在于，從所述DRAM設備的所述第二定義數量的連續讀取是可定制的。

6.如權利要求1所述的處理器，其特征在于，從所述DRAM設備的所述第一定義數量的連續讀取是256個。

7.如權利要求1所述的處理器，其特征在于，所述高速緩存控制器進一步用于當執行從所述DRAM設備的所述第一定義數量的連續讀取操作時阻止到所述DRAM設備的所有寫入操作。

8.如權利要求1所述的處理器，其特征在于，為了監視所述帶寬要求，所述高速緩存控制器用于：

對預定義數量的周期內的對所述DRAM設備的請求的數量計數；

將所述請求的數量除以二；以及

將所述請求的數量與所述閾值進行比較。

9.如權利要求8所述的處理器，其特征在于，所述預定義數量的周期是可定制的。

10.一種用于數據處理的方法，包括：

由處理器監視對處理器核和與末級高速緩存LLC相關聯的動態隨機存取存儲器DRAM設備之間的信道的帶寬要求；

當所述帶寬要求超過第一閾值時，由所述處理器執行從所述DRAM設備的第一定義數量的連續讀取；以及

當所述帶寬要求未超過所述第一閾值時，由所述處理器對來自所述LLC的臟的行執行到所述DRAM設備的第一定義數量的連續寫入。

11.如權利要求10所述的方法，其特征在于，進一步包括：

確定所述LLC中的臟的行的數量是否超過第二閾值；

當所述LLC中的臟的行的數量超過所述第二閾值時，對來自所述LLC的臟的高速緩存行執行到所述DRAM設備的第二定義數量的附加連續寫入；以及

當所述LLC中的臟的行的數量未超過所述第二閾值時，執行從所述DRAM設備的第二定義數量的附加連續讀取。

12.如權利要求11所述的方法，其特征在于，執行到所述DRAM設備的所述第二定義數量的附加連續寫入的步驟包括將所述臟的高速緩存行寫入所述DRAM設備中的不同區塊。

13.如權利要求10所述的方法，其特征在于，進一步包括當執行從所述DRAM設備的所述第一定義數量的連續讀取操作時阻止到所述DRAM設備的所有寫入操作。