[發明專利]一種低延遲指令調度器

在審

• 申請號: 201810030690.3
• 申請日: 2018-01-12
• 公開（公告）號: CN108196849A
• 公開（公告）日: 2018-06-22
• 發明（設計）人: 洪振洲;李庭育;陳育鳴;魏智汎
• 申請（專利權）人: 江蘇華存電子科技有限公司
• 主分類號: G06F8/41
• 分類號: G06F8/41;G06F9/38
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明公開了一種低延遲指令調度器，包括微處理器和指令調度器，微處理器通過內部低延遲總線連接指令調度器，指令調度器分別連接多個硬件模塊，且多個硬件模塊分別連接局部內存總線，局部內存總線連接內部低延遲總線，本發明將指令調度器改接在局部內存總線或低延遲總線，如此可以大幅降低微處理器發命令的延遲時間，提升數十倍速度;將中央命令調度控制器改接于上述低延遲總線，省去每次系統經過外部總線發出命令與數據，等待子模塊接收執行完畢后，送回執行結果的時間,可大大降低微處理器之等待下指令完成時間，大幅提升效能。

技術領域

本發明涉及指令調度技術領域，具體為一種低延遲指令調度器。

背景技術

指令調度是編譯器挖掘程序潛在的指令級并行的有效手段。它是在不改變程序語義，滿足目標機器的相關性和資源依賴性的前提下，通過重新調整指令順序來提高一個周期內目標機器能夠執行的指令數目(IPC)。指令調度是現代高性能編譯器的一項關鍵技術，它決定各操作的相對執行順序，具體執行時間及使用哪些硬件資源等。從代碼塊劃分角度來看，指令調度可以分為局部指令調度和全局指令調度，其中局部指令調度是指基本塊內的指令調度，而全局調度是指基本塊間的指令調度。

現有系統級芯片架構中的命令調度控制器常見的做法都連接在外部中央總線，傳統命令調配控制器中微處理器執行步驟一，經過外部總線送出指令與寫入數據，此動作完成約耗費15個周期時間，步驟二，等待指令調度器執行指令完成送回執行結果，約耗費約15個周期時間，如此兩個動作及耗費微處理器共約30個周期時間。此作法對于微處理器來說等于閑置了30個指令周期去等待兩個動作完成，相當浪費運算能力；而本發明微處理器同時寫出指令與數據，不需等待響應。如此約耗1至5個周期時間，相較于外部總線節省了數倍到數十倍的時間，進而大幅提升微處理器的效能。

發明內容

本發明的目的在于提供一種低延遲指令調度器，以解決上述背景技術中提出的問題。

為實現上述目的，本發明提供如下技術方案：一種低延遲指令調度器，包括微處理器和指令調度器，所述微處理器通過內部低延遲總線連接指令調度器，所述指令調度器分別連接多個硬件模塊，且多個硬件模塊分別連接局部內存總線，所述局部內存總線連接內部低延遲總線。

優選的，使用方法包括以下步驟：

A、微處理器經由內部低延遲總線對此指令中央控制模塊下予命令；

B、多個硬件模塊根據cmdq cfg訊號得知目前有多少指令需要處理并透過外部總線進入到微處理器之低延遲總線抓取指令；

C、抓取完成后，再透過總線改寫寄存器以通知微處理器指令已經被抓取，主要節省微處理器所發出之讀寫等待時間，進而提升微處理器對指令中央支配模塊讀寫速度至數十倍。

優選的，多個硬件模塊包括第一硬件模塊、第二硬件模塊、第三硬件模塊、第N硬件模塊，N為大于3的整數。

與現有技術相比，本發明的有益效果是：本發明將指令調度器改接在局部內存總線或低延遲總線，如此可以大幅降低微處理器發命令的延遲時間，提升數十倍速度;將中央命令調度控制器改接于上述低延遲總線，省去每次系統經過外部總線發出命令與數據，等待子模塊接收執行完畢后，送回執行結果的時間,可大大降低微處理器之等待下指令完成時間，大幅提升效能。

附圖說明

圖1為本發明結構示意圖。

具體實施方式

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。