[發(fā)明專利]一種基于FPGA的數(shù)據(jù)傳輸系統(tǒng)及方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201810026477.5
• 申請(qǐng)日: 2018-01-11
• 公開（公告）號(hào): CN108259368A
• 公開（公告）日: 2018-07-06
• 發(fā)明（設(shè)計(jì)）人: 王凱
• 申請(qǐng)（專利權(quán)）人: 鄭州云海信息技術(shù)有限公司
• 主分類號(hào): H04L12/801
• 分類號(hào): H04L12/801;H04L12/833;H04L12/865
• 代理公司: 濟(jì)南誠智商標(biāo)專利事務(wù)所有限公司 37105
• 代理人: 李修杰

本申請(qǐng)公開了一種基于FPGA的數(shù)據(jù)傳輸系統(tǒng)及方法，該數(shù)據(jù)傳輸系統(tǒng)包括輸入端數(shù)據(jù)接口、虛擬通道管理模塊、多個(gè)虛擬通道、仲裁模塊以及輸出端數(shù)據(jù)接口。該數(shù)據(jù)傳輸方法包括：獲取數(shù)據(jù)包，根據(jù)數(shù)據(jù)包的包頭，將不同的數(shù)據(jù)包分別存儲(chǔ)到不同的虛擬通道中；最后根據(jù)虛擬通道的優(yōu)先級(jí)順序，進(jìn)行數(shù)據(jù)包輸出。通過本申請(qǐng)實(shí)施例中的系統(tǒng)和方法，能夠大大提高FPGA中高速數(shù)據(jù)傳輸效率，提高接口和總線的利用率，有效避免單通道傳輸中的數(shù)據(jù)溢出問題。

技術(shù)領(lǐng)域

本申請(qǐng)涉及芯片設(shè)計(jì)技術(shù)領(lǐng)域，特別是涉及一種基于FPGA的數(shù)據(jù)傳輸系統(tǒng)及方法。

背景技術(shù)

由于FPGA具有速度快、效率高、靈活穩(wěn)定、集成度高以及可反復(fù)重構(gòu)等優(yōu)點(diǎn)，所以在芯片設(shè)計(jì)領(lǐng)域，常采用FPGA作為平臺(tái)來進(jìn)行高速數(shù)據(jù)傳輸?shù)脑O(shè)計(jì)。在同樣的FPGA芯片平臺(tái)中，可以根據(jù)用戶需求采用不同的數(shù)據(jù)傳輸方法設(shè)計(jì)出不同的數(shù)據(jù)傳輸系統(tǒng)。

目前的數(shù)據(jù)傳輸系統(tǒng)和方法通常為，上行接口一般為片內(nèi)總線結(jié)構(gòu)，F(xiàn)PGA芯片的上行線路連接CPU，下行線路連接控制器末端等設(shè)備，數(shù)據(jù)在FPGA芯片內(nèi)通過單線路傳輸，當(dāng)數(shù)據(jù)量較大時(shí)，通過CPU調(diào)節(jié)數(shù)據(jù)傳輸?shù)南群箜樞颉?/p>

然而，采用目前的數(shù)據(jù)傳輸系統(tǒng)和方法時(shí)，由于數(shù)據(jù)在FPGA芯片的片內(nèi)總線接口傳遞過程中采用單線路傳輸，輸入時(shí)鐘頻率較低，一般為100Mhz-200Mhz，但上行線路中功能模塊較多；而輸出時(shí)鐘頻率較高，一般為4Ghz，輸入輸出兩端的時(shí)鐘頻率差較大。也就是說，上行數(shù)據(jù)傳輸速率較低，但上行功能模塊較多，下行數(shù)據(jù)傳輸速率較高，造成上行功能模塊頻繁進(jìn)入閑置狀態(tài)，總線利用率低，數(shù)據(jù)傳輸效率低。

發(fā)明內(nèi)容

本申請(qǐng)?zhí)峁┝艘环N基于FPGA的數(shù)據(jù)傳輸系統(tǒng)及方法，以解決現(xiàn)有技術(shù)中上行功能模塊頻繁進(jìn)入閑置狀態(tài)、數(shù)據(jù)傳輸效率低的問題。

為了解決上述技術(shù)問題，本申請(qǐng)實(shí)施例公開了如下技術(shù)方案：

一種基于FPGA(Field-Programmable Gate Array，現(xiàn)場可編程門陣列)的數(shù)據(jù)傳輸系統(tǒng)，所述數(shù)據(jù)傳輸系統(tǒng)包括：輸入端數(shù)據(jù)接口、虛擬通道管理模塊、多個(gè)虛擬通道、仲裁模塊以及輸出端數(shù)據(jù)接口；其中，

所述虛擬通道管理模塊，用于獲取來自所述輸入端數(shù)據(jù)接口的數(shù)據(jù)包，并根據(jù)所述數(shù)據(jù)包的包頭將不同的數(shù)據(jù)包分別存儲(chǔ)到不同的虛擬通道中，以及，讀取所述虛擬通道中的數(shù)據(jù)包并將所述數(shù)據(jù)包輸出至所述仲裁模塊；

所述仲裁模塊，用于對(duì)所述虛擬通道的優(yōu)先級(jí)進(jìn)行仲裁，并根據(jù)所述虛擬通道的優(yōu)先級(jí)順序?qū)⑺鰯?shù)據(jù)包傳輸至輸出端數(shù)據(jù)接口。

可選地，所述虛擬通道管理模塊還用于，當(dāng)不同數(shù)據(jù)包被存放至同一個(gè)虛擬通道中時(shí)，對(duì)不同數(shù)據(jù)包添加唯一的ID；

所述仲裁模塊還用于，根據(jù)數(shù)據(jù)包的ID，對(duì)同一個(gè)虛擬通道中不同數(shù)據(jù)包的優(yōu)先級(jí)進(jìn)行仲裁，并根據(jù)數(shù)據(jù)包的優(yōu)先級(jí)順序進(jìn)行數(shù)據(jù)傳輸。

可選地，所述仲裁模塊還用于，根據(jù)數(shù)據(jù)包的ID，對(duì)同一個(gè)虛擬通道中不同數(shù)據(jù)包的優(yōu)先級(jí)進(jìn)行仲裁，使ID在先的數(shù)據(jù)包優(yōu)先傳輸。

可選地，所述數(shù)據(jù)傳輸系統(tǒng)中還包括有冗余虛擬通道，用于以循環(huán)使用的方式暫存數(shù)據(jù)包。

可選地，所述虛擬通道管理模塊還用于，檢測所述多個(gè)虛擬通道的剩余存儲(chǔ)空間，當(dāng)所述多個(gè)虛擬通道中任意一個(gè)虛擬通道的存儲(chǔ)空間不足以繼續(xù)存放數(shù)據(jù)包時(shí)，將所述任意一個(gè)虛擬通道中的下一個(gè)數(shù)據(jù)包存儲(chǔ)至所述冗余虛擬通道中。

可選地，所述虛擬通道為利用catalog ip工具生成的緩沖寄存器。

一種基于FPGA的數(shù)據(jù)傳輸方法，所述方法包括如下步驟：

獲取數(shù)據(jù)包；

根據(jù)所述數(shù)據(jù)包的包頭，將不同的數(shù)據(jù)包分別存儲(chǔ)到不同的虛擬通道中；