[發明專利]多芯片晶片級封裝及其形成方法

在審

• 申請號: 201810022467.4
• 申請日: 2018-01-10
• 公開（公告）號: CN109727964A
• 公開（公告）日: 2019-05-07
• 發明（設計）人: 陳碩懋;許峯誠;黃翰祥;劉獻文;鄭心圃;李孝文
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L25/16
• 分類號: H01L25/16;H01L23/31;H01L21/98
• 代理公司: 南京正聯知識產權代理有限公司 32243
• 代理人: 顧伯興

本發明實施例提供多種多芯片晶片級封裝及其形成方法。一種多芯片晶片級封裝包括第一層級及第二層級。所述第一層級包括第一重布線層結構及位于所述第一重布線層結構之上的至少一個芯片。所述第二層級包括第二重布線層結構以及位于所述第二重布線層結構之上的至少兩個其他芯片。所述第一層級接合到所述第二層級，使得所述至少一個芯片在實體上接觸所述第二重布線層結構。所述至少兩個其他芯片的連接件的總數目大于所述至少一個芯片的連接件的總數目。

技術領域

本發明實施例是涉及一種多芯片晶片級封裝及其形成方法。

背景技術

近年來，由于各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度持續提高，半導體行業已經歷快速成長。在很大程度上，集成密度的這種提高來自于最小特征大小(minimum feature size)的連續減小，這使得更多組件能夠集成到給定區域中。

與先前的封裝相比，這些較小的電子組件也需要占據較小面積的較小的封裝。半導體封裝類型的實例包括方形扁平封裝(quad flat package，QFP)、針格陣列(pin gridarray，PGA)封裝、球格陣列(ball grid array，BGA)封裝、覆晶(flip chip，FC)、三維集成電路(three-dimensional integrated circuit，3DIC)、晶片級封裝(wafer levelpackage，WLP)、及疊層封裝(package on package，PoP)器件等。已出現一種多芯片晶片級封裝來進一步減小封裝的實體大小。然而，存在與這種多芯片晶片級封裝相關的許多挑戰。

發明內容

根據本發明的一些實施例，一種多芯片晶片級封裝包括第一層級(tier)及第二層級。所述第一層級包括第一重布線層結構及位于所述第一重布線層結構之上的至少一個芯片。所述第二層級包括第二重布線層結構以及位于所述第二重布線層結構之上的至少兩個其他芯片。所述第一層級接合到所述第二層級，使得所述至少一個芯片在實體上接觸所述第二重布線層結構。所述至少兩個其他芯片的連接件的總數目大于所述至少一個芯片的連接件的總數目。

附圖說明

圖1A至圖1G是根據一些實施例的形成多芯片晶片級封裝的方法的剖視圖。

圖2至圖6是根據一些實施例的多芯片晶片級封裝的剖視圖。

圖7A至圖7G是根據替代實施例的形成多芯片晶片級封裝的方法的剖視圖。

圖8至圖10是根據替代實施例的多芯片晶片級封裝的剖視圖。

圖11至圖14是根據又一些替代實施例的多芯片晶片級封裝的剖視圖。

圖15至圖16是根據一些實施例的半導體芯片的剖視圖。

圖17至圖20是根據替代實施例的半導體芯片的剖視圖。

具體實施方式

以下公開內容提供用于實作所提供主題的不同特征的許多不同的實施例或實例。以下出于以簡化方式傳達本公開內容的目的闡述了元件及排列的具體實例。當然，這些僅為實例而不旨在進行限制。舉例來說，以下說明中將第二特征形成于第一特征“之上”或第一特征“上”可包括其中第二特征及第一特征形成為直接接觸的實施例，且也可包括其中第二特征與第一特征之間可形成有附加特征、進而使得所述第二特征與所述第一特征可能不直接接觸的實施例。另外，可使用相同的參考編號及/或字母來指代本公開內容的各個實例中的相同或相似的部件。重復使用參考編號是出于簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關系。