[發(fā)明專利]一種SOC芯片及SOC芯片CPU指令集的配置方法

在審

• 申請?zhí)枺?/td>: 201810019761.X
• 申請日: 2018-01-09
• 公開（公告）號: CN108108191A
• 公開（公告）日: 2018-06-01
• 發(fā)明（設(shè)計(jì)）人: 高勁松;趙修齊;袁濤;姜黎
• 申請（專利權(quán)）人: 湖南國科微電子股份有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38;G06F15/78
• 代理公司: 北京弘權(quán)知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11363
• 代理人: 逯長明;許偉群

本申請?zhí)峁┝艘环NSOC芯片及SOC芯片CPU指令集的配置方法，SOC芯片包括嵌入式CPU和FLASH控制器。其中，F(xiàn)LASH控制器與嵌入式CPU之間設(shè)置有配置數(shù)據(jù)通路，F(xiàn)LASH控制器用于根據(jù)來自嵌入式CPU的配置請求信號，獲取FPGA核配置數(shù)據(jù)，將FPGA核配置數(shù)據(jù)經(jīng)配置數(shù)據(jù)通路發(fā)送至嵌入式CPU；嵌入式CPU包括FPGA核單元，嵌入式CPU用于發(fā)送配置請求信號到FLASH控制器，接收FLASH控制器發(fā)送的FPGA核配置數(shù)據(jù)；FPGA核單元用于根據(jù)FPGA核配置數(shù)據(jù)配置譯碼電路，配置完成后再開始按正常流程執(zhí)行指令。本申請?zhí)峁┑腟OC芯片及SOC芯片CPU指令集的配置方法，使SOC芯片能夠根據(jù)FPGA核配置數(shù)據(jù)配置譯碼電路，從而根據(jù)FPGA核配置數(shù)據(jù)的更新，升級CPU支持的指令集。

技術(shù)領(lǐng)域

本申請芯片設(shè)計(jì)領(lǐng)域，尤其涉及一種SOC芯片及SOC芯片CPU指令集的配置方法。

背景技術(shù)

SOC(System-On-a-Chip，片上系統(tǒng))芯片是一種系統(tǒng)級集成電路芯片，應(yīng)用于智能手機(jī)、機(jī)頂盒、數(shù)字電視等。SOC芯片內(nèi)包含CPU，用于完成整個SOC芯片的計(jì)算與控制等功能。在SOC芯片設(shè)計(jì)階段，需要根據(jù)SOC芯片的應(yīng)用目標(biāo)和需求，對SOC芯片CPU的進(jìn)行設(shè)計(jì)。

CPU設(shè)計(jì)方法為首先規(guī)定CPU的指令集，并按照應(yīng)用目標(biāo)和需求選擇合適的微架構(gòu)，然后再進(jìn)行硬件電路如譯碼電路的設(shè)計(jì)。其中，指令集是指CPU能夠支持的單元操作的集合，微架構(gòu)是對一種給定的指令集架構(gòu)進(jìn)行硬件電路實(shí)現(xiàn)的設(shè)計(jì)方法，譯碼電路是用于對指令集進(jìn)行翻譯的電路。硬件電路設(shè)計(jì)依據(jù)選擇的微架構(gòu)和規(guī)定的指令集進(jìn)行，硬件電路設(shè)計(jì)完成后，進(jìn)行芯片流片，使設(shè)計(jì)層面的硬件電路變成實(shí)際電路。

目前，按照上述設(shè)計(jì)方法得到的SOC芯片，CPU的電路在硬件電路設(shè)計(jì)階段已經(jīng)固定，進(jìn)行芯片流片后，CPU的譯碼電路變成實(shí)際電路，無法修改。當(dāng)SOC芯片的應(yīng)用目標(biāo)和需求改變時(shí)，通常需要對CPU支持的指令集進(jìn)行擴(kuò)展升級，而現(xiàn)有的SOC芯片由于譯碼電路無法更改，譯碼電路支持的指令集無法改變，因此，只能重新設(shè)計(jì)新的SOC芯片，耗費(fèi)大量的時(shí)間，也導(dǎo)致設(shè)計(jì)成本的增加。

發(fā)明內(nèi)容

本申請?zhí)峁┝艘环NSOC芯片及SOC芯片CPU指令集的配置方法，以解決SOC芯片無法修改指令集的問題。

第一方面，本申請?zhí)峁┝艘环NSOC芯片，該芯片包括嵌入式CPU和FLASH控制器，其中，所述FLASH控制器與所述嵌入式CPU之間設(shè)置有配置數(shù)據(jù)通路，所述嵌入式CPU包括FPGA核單元。

優(yōu)選地，所述SOC芯片包括片內(nèi)FLASH存儲器，所述片內(nèi)FLASH存儲器與FLASH控制器連接，所述片內(nèi)FLASH存儲器存儲有FPGA核配置數(shù)據(jù)，所述FPGA核單元根據(jù)所述FLASH控制器獲取的所述FPGA核配置數(shù)據(jù)進(jìn)行配置以及進(jìn)行指令譯碼。

優(yōu)選地，所述SOC芯片包括總線橋，所述總線橋與所述嵌入式CPU連接；

所述嵌入式CPU包括BIU接口單元，所述BIU接口單元與所述FPGA核單元連接，用于從所述總線橋中讀取指令，將所述指令發(fā)送到所述FPGA核單元；

所述FPGA核單元，用于根據(jù)所述譯碼電路將所述指令進(jìn)行譯碼，產(chǎn)生CPU內(nèi)部ALU單元和流水線的控制信號。

優(yōu)選地，所述嵌入式CPU包括ALU單元，所述ALU單元與所述FPGA核單元連接，用于根據(jù)所述ALU單元的控制信號進(jìn)行算術(shù)運(yùn)算或邏輯運(yùn)算。

優(yōu)選地，所述FLASH控制器與片外FLASH存儲器連接，所述片外FLASH存儲器包括第一存儲單元和第二存儲單元，所述第一存儲單元用于存儲所述FPGA核配置數(shù)據(jù)，所述第二存儲單元用于存儲所述SOC芯片的操作系統(tǒng)數(shù)據(jù)。

優(yōu)選地，所述SOC芯片包括USB接口、USB控制模塊和總線橋，其中，