[發明專利]在源極/漏極形成后的擴散間斷部位形成及相關IC結構

有效

• 申請號: 201810007306.8
• 申請日: 2018-01-04
• 公開（公告）號: CN108281362B
• 公開（公告）日: 2021-06-08
• 發明（設計）人: 喬治·R·姆芬格;J·Z·瓦爾納
• 申請（專利權）人: 格芯(美國)集成電路科技有限公司
• 主分類號: H01L21/56
• 分類號: H01L21/56;H01L21/762;H01L23/10;H01L27/04
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

本發明涉及在源極/漏極形成后的擴散間斷部位形成及相關IC結構，所揭示的是形成擴散間斷部位的方法。本方法包括在源極/漏極形成之后形成擴散間斷部位，通過將虛設柵極的柵極堆棧移除至SOI襯底的埋置型絕緣體，建立第一開口；以及用介電質填充該第一開口以形成該擴散間斷部位。IC結構包括與埋置型絕緣體的上表面接觸的擴散間斷部位。在一視需要的具體實施例中，本方法亦可包括同時形成位在主動柵極中的隔離至位在SOI襯底中的STI。

技術領域

本案披露關于場效晶體管(FET)，并且更具體來說，關于在源極/漏極形成之后才形成擴散間斷部位(diffusion break)的方法、以及相關IC結構。

背景技術

在諸如微處理器、儲存裝置及類似者等現代集成電路中，于有限芯片面積上提供并操作非常大量的電路組件，特別是晶體管。在使用金屬氧化物半導體(MOS)技術所制作的集成電路中，所運用的是場效晶體管(FET)(有n型MOS(NMOS)與p型MOS(PMOS)晶體管這兩種)。FET可采取各種形式及組態。舉例而言，除了其它組態，FET還可以是所謂的平面型FET裝置或三維(3D)裝置，諸如finFET裝置。

無論所考慮的是NMOS晶體管或PMOS晶體管，也無論是屬于平面型或3D finFET裝置，場效晶體管(FET)一般包含形成于半導體襯底(substrate)中通過溝道區所分開的經摻雜源極/漏極區。柵極絕緣層置于溝道區上面，傳導柵極電極置于柵極絕緣層上面。柵極絕緣層與柵極電極有時可一起稱為用于裝置的柵極堆棧。通過對柵極電極施加適度電壓，溝道區變為具有傳導性，并且容許電流從源極區流動至漏極區。在一些情況下，進行一或多個外延生長程序以在平面型FET裝置的源極/漏極區中所形成的凹口中形成外延(epi)半導體材料。在一些情況下，外延材料可形成在源極/漏極區中而不會在用于平面性FET裝置的襯底中形成任何凹口，或凹口可被過量填充，從而形成隆起源極/漏極區。此類平面型FET裝置的柵極結構可使用所謂的「柵極先制」或「取代柵極」(柵極后制)制造技術予以制造。

為了在集成電路裝置上提升FET的運作速度并增加FET的密度，數年來，設計人員已大幅縮減FET的實體大小。更具體來說，可顯著比例縮小FET的溝道長度(亦即縮減溝道長度)，其能改善FET的切換速度，但導致漏電(短溝道效應)。對FET的整體尺寸進行比例縮放時，也必須縮小介于諸裝置之間的隔離，這會導致裝置衰減超出傳統短溝道效應的裝置衰減。

圖1為半導體襯底12上面所形成的說明性先前技術FET半導體裝置10的側視圖。襯底12可包括絕緣體上覆半導體(SOI)襯底，其包括絕緣體上覆半導體(SOI)層14(例如：硅或硅鍺(SiGe))、位在其底下的(例如：氧化硅的)絕緣體層16以及位在其底下的半導體襯底18。在這項實施例中，FET裝置10包括柵極結構22、側壁間隔物24、以與柵極蓋體26。柵極結構22一般包含一層絕緣材料(未分別表示)，例如一層高k絕緣材料或二氧化硅，還包含一或多個導電材料層(例如：金屬、金屬氮化物、及/或多晶硅)，此一或多個導電材料層作用為用于裝置10的柵極電極及功函數層(用于設定閾值電壓(Vt))。應力可被賦予至SOI層14而在溝道區30中建立應力，以改善由其所建立的裝置的效能。舉例而言，可在SOI層14的裝置10中將成為p型FET處的SiGe中賦予壓縮應力，其提升空穴遷移率及裝置效能。或者，可對SOI層14的裝置中將成為n型FET處的Si中賦予拉伸應力。